四输入与非门电路版图设计

1、.成绩评定表学生姓名班级学号专电子科学与课程设计题目四输入与非门电业路和版图设计技术评语组长签字：成绩日期2013年月日.课程设计任务书学院信息科学与工程学院专 业电子科学与技术学生姓名杨光锐班级学号1003040106课程设计题目四输入与非门电路和版图设计实践教学要求与任务 :1.用 tanner 软件中的 S-Edit 编辑四输入与非门电路原理图。2.用 tanner 软件中的 TSpice 对四输入与非门电路进行仿真并观察波形。3.用 tanner 软件中的 L-Edit 绘制四输入与非门版图，并进行DRC 验证。4.用 tanner 软件中的 TSpice 对版图电路进行仿真并观察波形

2、。5.用 tanner 软件中的 layout-Edit 对电路网表进行LVS 检验观察原理图与版图的匹配程度。工作计划与进度安排 :第一周周一：教师布置课设任务，学生收集资料，做方案设计。周二：熟悉软件操作方法。周三 四：画电路图周五：电路仿真。第二周周一 二：画版图。周三：版图仿真。周四：验证。周五：写报告书，验收。指导教师：专业负责人：学院教学副院长：2012年月日2013年月日2013年月日.目 录1绪论 .11.1 设计背景 .11.2 设计目标 .12四输入与非门电路 .22.1电路原理图 .22.2四输入与非门电路仿真观察波形 .22.3四输入与非门电路的版图绘制 .32.4四输

3、入与非门版图电路仿真观察波形 .42.5LVS 检查匹配 .5总结 .7参考文献.8附录一：电路原理图网表 .9附录二：版图网表 .10.1 绪 论1.1 设计背景tanner 是用来 IC 版图绘制软件， 许多 EDA系统软件的电路模拟部分是应用Spice 程序来完成的，而tanner软件是一款学习阶段应用的版图绘制软件，对于初学者是一个上手快，操作简单的EDA软件。Tanner 集成电路设计软件是由Tanner Research公司开发的基于Windows平台的用于集成电路设计的工具软件。该软件功能十分强大，易学易用，包括S-Edit ， T-Spice ，W-Edit ， L-Edit与

4、 LVS，从电路设计、分析模拟到电路布局一应俱全。其中的L-Edit版图编辑器在国内应用广泛，具有很高知名度。L-Edit Pro是 Tanner EDA 软件公司所出品的一个IC 设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC 设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC 设计软件。L-EditPro 包含 IC 设计编辑器 (LayoutEditor)、自动布线系统 (Standard CellPlace & Route)、线上设计规则检查器（DRC）、组件特性提取器（DeviceExtractor）、设计布局与电路netlist的比

5、较器 (LVS) 、CMOS Library 、MarcoLibrary ，这些模块组成了一个完整的IC 设计与验证解决方案。 L-Edit Pro丰富完善的功能为每个IC 设计者和生产商提供了快速、易用、精确的设计系统。1.2 设计目标1. 用 tanner 软件中的原理图编辑器 S-Edit 编辑四输入与非门电路原理图。2. 用 tanner 软件中的 W-Edit 对四输入与非门电路进行仿真，并观察波形。3. 用 tanner 软件中的 L-Edit绘制四输入与非门版图，并进行DRC验证。4. 用 W-Edit 对四输入与非门的版图电路进行仿真并观察波形。5. 用 tanner 软件中的

6、 layout-Edit 对四输入与非门进行 LVS检验观察原理图与版图的匹配程度。.2 四输入与非门电路2.1 电路原理图用 CMOS实现四输入与非门电路， PMOS和 NMOS管进行全互补连接方式， 栅极相连作为输入，电路上面是四个 PMOS并联， PMOS的漏极与下面 NMOS的漏极相连作为输出， POMS管的源极和衬底相连接高电平， NMOS管的源极与衬底相连接低电平；原理图如图 2.1 所示。图 2.1四输入与非门电路原理图2.2 与非门电路仿真观察波形给四输入与非门的输入加激励，高电平为 Vdd=5V，低电平为 Gnd，并添加输入输出延迟时间，进行仿真，并输出波形；波形图如下图2.

7、2 所示。.图 2.2四输入与非门电路输入输出波形图由波形可以看出，当输入A,B,C,D 都为高电平时，输出低电平；其它情况，也就是只要有一个零输出就为高电平。2.3 与非门电路的版图绘制用 L-Edit版图绘制软件对电路进行四输入与非门电路版图绘制，同时进行DRC验证，查看输出结果，检查有无错误；版图和输出结果如下图2.3 所示。.图 2.3四输入与非门电路版图2.4 四输入与非门版图仿真观察波形同四输入与非门电路原理图仿真相同， 添加激励、电源和地， 同时观察输入输出波形；波形如下图 2.4 所示。.图 2.4四输入与非门电路版图输入输出波形图由波形可以看出，输入A,B,C,D 都为高电平

8、时，输出低电平；其它情况，也就是只要有一个零输出就为高电平。四输入与非门电路的版图仿真波形与原理图的仿真输出波形基本一致，并且符合输入输出的逻辑关系，电路的设计正确无误。2.5 LVS 检查匹配用 layout-Edit对反相器进行 LVS检查验证，首先添加输入输出文件， 选择要查看的输出， 观察输出结果检查反相器电路原理图与版图的匹配程度；输出结果如下图 2.5 所示。.图 2.5四输入与非门电路LVS检查匹配图.总 结通过本次模拟电路版图课程设计，我受益匪浅。不仅巩固我们已学的版图工艺的理论知识， 提高我们电子电路的设计水品，而且加强我们综合分析问题和解决问题的能力， 进一步培养我们的实验

9、技能和动手能力，启发我们创新意识及创新思维。在设计过程中我们将理论联系实际，在不断的改进设计中提高自己，完善自己的技能，达到了理论与实际的真正结合.在版图设计的后期， 模拟出波形时， 还是遇到了一些困难， 可能是因为移动文件改变了路径而出不了波形， 但是在老师悉心的指导及同学的热情帮助下， 我最终找出了问题的根源并顺利完成设计 .参考文献1 钟文耀 , 郑美珠 .CMOS电路模拟与设计基于 tanner. 全华科技图书股份有限公司印行 ,2006.2 刘刚等著 . 微电子器件与 IC 设计基础 . 第二版 . 科学出版社 ,2009.3Alan Hastings.The Art of Anal

10、og Layout.Second Edition.电子工业出版社 .2013.附录一 ：电路原理图网表* SPICE netlist written by S-Edit Win32 7.03* Written on Jul 5, 2013 at 08:54:09* Waveform probing be.options probefilename=D:studytannerS-EdittutorialQguang.dat+ probesdbfile=D:studytannerS-EdittutorialQguang.sdb+ probetopmodule=Module0

11、* Main circuit: Module0M1 Y D N16 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM2 N16 C N19 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM3 N19 B N22 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM4 N22 A Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM5 Y C Vdd Vdd PMOS L=2u W=22u AD=66p P

12、D=24u AS=66p PS=24uM6 Y D Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM7 Y B Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM8 Y A Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u.include D:studytannerTSpice70modelsml2_125.md.tran/op 2n 500n method=bdf.print tran v(Y) v(A) v(B) v(C) v(

13、D)Vsoue Vdd Gnd 5VsssA A Gnd PULSE (0 5 2n 2n 2n 50n 100n)VsssB B Gnd PULSE (0 5 2n 2n 2n 60n 120n)VsssC C Gnd PULSE (0 5 2n 2n 2n 80n 150n)VsssD D Gnd PULSE (0 5 2n 2n 2n 110n 160n)* End of main circuit: Module0.附录二 ：版图网表* Circuit Extracted by Tanner Researchs L-Edit Version 9.00 / Extract Version

14、9.00 ;* TDB File: D:studytannerS-EdittutorialQguang.tdb* Cell:Cell0Version 1.22* Extract Definition File:D:studytannerLEdit90SamplesSPRexample1lights.ext* Extract Date and Time:07/05/2013 - 08:53.include D:studytannerTSpice70modelsml2_125.md* Warning: Layers with Unassigned AREA Capacitance.* * * *

15、* * * Warning: Layers with Unassigned FRINGE Capacitance.* * * * * * * * * Warning: Layers with Zero Resistance.* * * .* M8 1 10 3 1 PMOS L=2u W=7u* M8 DRAIN GATE SOURCE BULK (62 4.5 64 11.5)M7 3 9 1 1 PMOS L=2u W=7u* M7 DRAIN GATE SOURCE BULK (54 4.5 56 11.5)M6 1 8 3 1 PMOS L=2u W=7u* M6 DRAIN GATE

16、 SOURCE BULK (46 4.5 48 11.5)M5 3 7 1 1 PMOS L=2u W=7u* M5 DRAIN GATE SOURCE BULK (38 4.5 40 11.5)M4 3 10 6 2 NMOS L=2u W=7u* M4 DRAIN GATE SOURCE BULK (62 -23.5 64 -16.5) M3 6 9 5 2 NMOS L=2u W=7u* M3 DRAIN GATE SOURCE BULK (54 -23.5 56 -16.5) M2 5 8 4 2 NMOS L=2u W=7u* M2 DRAIN GATE SOURCE BULK (46 -23.5 48 -16.5) M1 4 7 2 2 NMOS L=2u W=7u* M1 DRAIN GATE SOURCE BULK (38 -23.5 40 -16.5)* Total Nodes: 10* Total Elements: 8* Total Number of Shorted Elements not written to the SPICE file: 0* Extract Elapsed Time: 0 seconds.include D:studytannerTSpice7