计算机组成原理CPU子系统概述与ALU-电子工业出版社--罗克露

1、第三章 CPU子系统主要知识点： 的组成、的时序控制方式、控制器分类 运算器的组织、基本运算方法(主要是定点数的加、减、乘、除运算) 及其硬件电路实现方法 3模型计算机的数据通路、指令的执行流程和操作时间表、组合逻辑控制器的设计原理。 4微程序控制器的基本概念和原理，模型计算机的微程序设计方法， 重点：定点数的加、减、乘、除运算、数据通路的结构、指令的执行流程、操作时间表的设计、微程序控制器的原理及微程序设计方法。 难点：定点数的乘、除运算， 指令的执行流程、操作时间表的设计，微程序控制器的原理及设计方法。3.1 概述概述 3.1.1 CPU的组成的组成 移 位 器选择器/锁存器选择器/锁存器

2、选择命令选择命令初始进位选择命令操作数操作数(基本的运算部件)ALU 按数据流向，可以分为三级： （1）输入级：多路选择器或锁存器组成。 （2）ALU （3） 输出级 1、 运算部件运算部件运算部件的基本结构如下图所示。 运算部件的设置，按功能，可以分为四档：运算部件的设置，按功能，可以分为四档： （1）（普通微处理器） 只设一个ALU （2 ）（高档微处理器） 设置一个ALU，并配合时序控制器 （3）（超级小型计算机）设置一个ALU，且将定点乘除部件和浮点部件作为基本配置 （4） （大、巨型机） 备有多个运算部件，实现流水处理。2 2、寄存器设置、寄存器设置 （1）通用寄存器组 特点； 是用

3、户可以“编程访问”，对用户是不透明的， （2）暂存器 特点：用户不可以“编程访问”，对用户是透明的， （3）指令寄存器IR 存放正要执行的指令 （4）程序计数器 PC 存放将要执行的下条指令地址 （5） 程序状态字寄存器 PSW （6）存储器地址寄存器 MAR （7）数据缓冲寄存器 MBR （或表示为MDR）3 3、时序系统、时序系统 每一条机器指令的执行都需要分若干步骤的操作完成，每一个操作又需要严格的定时控制。 计算机中通常采用 “周期、节拍、脉冲 ”这三级时序信号，见下图。脉冲节拍机器周期 产生周期、节拍、脉冲等时序信号的部件。叫“时序系统”，它有三部分组成： 主振荡器（脉冲源）、计数分

4、频逻辑、启停控制逻辑。4 4、微命令产生部件、微命令产生部件 （见下图）（见下图） 微操作信号发生器时序信号译码译码程序计数器地址形成部件状态寄存器操作码地 址 码(寻址方式) ( 寄存器号)PSWPCIR指令寄存器微操作命令+1送主存或运算器运行状态I/O状态控制台信息来自主存(控制器基本框图)微操作命令 C： C= f (Im , Ti, Bj)5 5、 CPUCPU内部数据通路结构内部数据通路结构 两种基本的典型数据通路结构： (1) 单组内总线、分立寄存器结构。 移位器选择器选择器内部总线R0Rn+1MS0S3R0RnR0Rn(a) 带多路选择器的运算器ALU(2) 单组内总线、集中寄

5、存器结构。 锁 存 器锁 存 器移 位 器MS0S3RR0n内 部 总 线(b) 带 输 入 锁 存 器 的 运 算 器ALU+1段单元页单元指令对列指令预译码译码与排序控制ROM移位器加法器乘除器寄存器地址驱动器双工收发器32位有效地址总线地址控制数据运算器内部控制总线控制器指令预取ALU总线Intel 80386 内部结构典型典型CPU结构举例结构举例 3.1.2 3.1.2 时序控制方式时序控制方式 1、同步控制方式、同步控制方式 脉冲节拍机器周期主主 设设 备备 获获 得得 总总 线线 使使 用用 权权主主 设设 备备 访访 问问 从从 设设 备备主主 设设 备备 发发 送送 / /

6、接接 收收 数数 据据主主 设设 备备 释释 放放 总总 线线 使使 用用 权权从从 设设 备备？准准 备备 好好 N NY Y2 2、异步控制方式、异步控制方式 异步应答流程图异步应答流程图3、同步控制在实际应用中的变化 （1） 不同指令安排不同的时钟周期数 T T1 1T T2 2T T3 3T T4 4送 地 址读 /写结 束总 线 周 期T T1 1T T2 2T T3 3T TW W总 线 周 期T T4 4同步方式下的总线周期同步方式下的总线周期插入延长周期的总线周期插入延长周期的总线周期（2）总线周期中允许插入延长周期 （3）同步方式中引入异步应答 3.1.3 控制器分类控制器分

7、类 1、组合逻辑控制器、组合逻辑控制器微操作信号发生器时序信号译码译码程序计数器地址形成部件状态寄存器操作码地 址 码(寻址方式) ( 寄存器号)PSWPCIR指令寄存器微操作命令+1送主存或运算器运行状态I/O状态控制台信息来自主存组组合合逻逻辑辑控控制制器器IRPSWPC微地址形成电路微地址寄存器uAR微操作控制字段顺序控制字段译码译码微指令寄存器uIR指令代码运行状态微命令序列顺序控制方式微地址给定部分ROM控制存储器CM(微程序控制器原理框图）2、微程序控制器、微程序控制器3.1.4 CPU与外部的信息交换1、主机与外设的连接方式、主机与外设的连接方式 （1 1）辐射型）辐射型 （星型

8、）（星型） 主机接口I/OI/OI/Oa) 辐射型 特点：特点： 每个外设与主机之间每个外设与主机之间都有一组单独的总线，都有一组单独的总线， 现在的星型连接是通现在的星型连接是通过接口卡实现的。过接口卡实现的。 缺点是不易扩展缺点是不易扩展 主机I/OI/O总线b)总线型主机通道通道I/OI/OI/OI/Oc)通道型 （3 3）通道型）通道型 （2 2）总线型）总线型 特点特点：结构简单、易：结构简单、易于扩展，但信息吞吐量于扩展，但信息吞吐量受限制，速度不高。是受限制，速度不高。是适宜、用于较小的系统。适宜、用于较小的系统。 特点：适用于规模特点：适用于规模大、设备数量和类型多大、设备数量

9、和类型多的系统，速度快，信息的系统，速度快，信息吞吐量大。吞吐量大。2 2、信息传送的控制方式、信息传送的控制方式 （1）直接程序传送方式）直接程序传送方式 CPUCPU的控制流程如右图。的控制流程如右图。启动I/O设备执行I/O指令进行数据传送I/O设备好?NYa) 主机状态特点特点： （1） CPU主动查询，控制整主动查询，控制整个传送过程，个传送过程， （2）CPU与外设是串行工作的。与外设是串行工作的。 外设状态的描述：外设状态的描述： 通常，设备接口中设有两个状态触发器：通常，设备接口中设有两个状态触发器：“忙忙”触触发器发器B、完成触发器。表示设备忙，、完成触发器。表示设备忙，表示

10、设备已完成（也叫表示设备已完成（也叫“准备好准备好”，用表示），用表示）空闲工作结束000110启动清除忙完成一次操作b) 外设状态完成外围设备有三种状态：外围设备有三种状态：、时称、时称“空闲空闲”；、称；、称“忙忙”，、时称、时称“完成完成”（或叫（或叫“准备好准备好”） 见下面的状态转换图：见下面的状态转换图：（）程序中断方式（）程序中断方式（1）什么叫程序中断？）什么叫程序中断？ 程序中断是一种工作方式，程序中断是一种工作方式，CPU暂停现行程序的执暂停现行程序的执行，转去执行中断处理程序，以处理某个随机事件，处理行，转去执行中断处理程序，以处理某个随机事件，处理完毕后自动回到原来程序

11、处执行，这一过程叫完毕后自动回到原来程序处执行，这一过程叫“程序中程序中断断”。 程序中断过程与子程序调用过程的不同之处主要在程序中断过程与子程序调用过程的不同之处主要在于：处理事件的随机性。于：处理事件的随机性。 （2）程序中断方式控制主机与外设间信息传送的特点：）程序中断方式控制主机与外设间信息传送的特点： CPU启动外设后，不再主动查询外设，而是由外设主启动外设后，不再主动查询外设，而是由外设主动向提请求；响应后再控制传送。所以动向提请求；响应后再控制传送。所以与外部设备之间的工作时间关系是并行的。与外部设备之间的工作时间关系是并行的。（）方式（）方式特点：方式是直接依靠硬件控制在外设与

12、存特点：方式是直接依靠硬件控制在外设与存储器之间进行数据的传送的一种工作方式，在传期间不储器之间进行数据的传送的一种工作方式，在传期间不需要的介入。所以，与外设是并行工作的。需要的介入。所以，与外设是并行工作的。 方式有三种模式：方式有三种模式： （1）暂停）暂停CPU访问内存法访问内存法 （2）周期挪用法（也叫周期窃取法）周期挪用法（也叫周期窃取法） （3）DMA与与CPU交替访问内存法。交替访问内存法。 三种方式的时间关系比较见下面的图：三种方式的时间关系比较见下面的图：mPT0T1工作周期i工作周期i+1多级时序示意图多级时序示意图3.2 3.2 算术逻辑运算部件算术逻辑运算部件 3.2

13、.1 加法单元加法单元i+1iCiAiBiC用半加器构成的全加器3.2.2 并行加法器与进位链结构并行加法器与进位链结构An-1Bn-1Cn-1Cnn-1A1B1C1A0B00C2C0C11、串行进位加法器、串行进位加法器行波进位加法器逻辑图C1C2C3C40P0P1P2P3G3G2G1G0C2、并行进位链、并行进位链四四位位并并行行加加法法器器1512A15B15A12B12C16四四位位并并行行加加法法器器118A11B11A8B8C12四四位位并并行行加加法法器器74A7B7A4B4C8四四位位并并行行加加法法器器30A3B3A0B0C4C0组内并行,组间串行的16位加法器3、组内并行、组间串行进位加法器、组内并行、组间串行进位加法器四四位位并并行行加加法法器器A15B15A12B1212四四位位并并行行加加法法器器A11B11A8B8118四四位位并并行行加加法法器器A7B7A4B474四四位位并并行行加加法法器器A3B3A0B030C16C12C8C4C015P3G3*P3G3*P2G2*P1G1*组组间间并并行行进进位位链链(1级) 4、 组内并行、组间并行进位加法器组内并行、组间并行进位加法器FiXiYiS3S2BiS1S0Ci-1MAi3.2.3 ALU