计数器和移位寄存器Verilog设计

1、3-8译码器和8-3 优先编码器实验报告3-8译码器：一、实验步骤1 打开Modelsim SF 6.2b2 点击FileNewSourceVerilog进入程序编辑状态3 编辑3-8译码器的源代码4 按建进入保存键面，将程序命名为decoder_38.v（程序名应与代码中的编辑名一致），在D盘新建文件夹并命名为decoder_38，选中该文件夹点击保存5 选择主菜单FileNewSourceVerilog进入程序编辑状态6 编辑3-8译码器的测试代码7 按建进入保存键面，将程序命名为decoder_38_tp.v（程序名应与代码中的编辑名一致），选中新建的decoder_38点击保存8 选择

2、主菜单FileNewProject，在弹出的建立新项目的对话框中，填入新项目的名称（decoder_38名称应与代码中的编辑名一致），及所在文件夹D:/decoder_38，点击OK9 在新出现的对话框中点击Add Existing File将decoder_38与decoder_38_tp添加到新建的项目中，关闭对话框10 按进行编译，代码无误后，在Library界面选中workdecoder_38_tp，点击11 选中要检验的波形代码，点击右键，选择Add to WavesSelected Signals加入被检验波形，选择中一个检验波形12 打开Quartus 8.113 点击FileN

3、ew Project Wizard在出现的界面完成新项目decoder_38的创建14 点击左上方出现的decoder_38，点击编译，成功后选中decoder_38点击右键选中LocateLocate in RTL View，完成电路仿真2、源代码测试代码3、时序仿真结果4、综合结果5、结果分析仿真结果分析：3-8译码器有三个输入，八个输出，没有优先级实验结果分析：译码器工作情况波形与理论结果一致结论：源代码中控制了3-8译码器的逻辑功能只能是将输入的三位二进制代码翻译成相应输出电路的信号，并且无优先级之说。8-3优先编码器一、实验步骤1 打开Modelsim SF 6.2b2 点击File

4、NewSourceVerilog进入程序编辑状态3 编辑8-3优先编码器的源代码4 按建进入保存键面，将程序命名为code_83.v（程序名应与代码中的编辑名一致），在D盘新建文件夹并命名为code_83，选中该文件夹点击保存5 选择主菜单FileNewSourceVerilog进入程序编辑状态6 编辑8-3优先编码器的测试代码7 按建进入保存键面，将程序命名为code_83_tp.v（程序名应与代码中的编辑名一致），选中新建的code_83点击保存8 选择主菜单FileNewProject，在弹出的建立新项目的对话框中，填入新项目的名称（code_83名称应与代码中的编辑名一致），及所在文件

5、夹D:/code_83，点击OK9 在新出现的对话框中点击Add Existing File将code_83与code_83_tp添加到新建的项目中，关闭对话框10 按进行编译，代码无误后，在Library界面选中workcode_83_tp，点击11 选中要检验的波形代码，点击右键，选择Add to WavesSelected Signals加入被检验波形，选择中一个检验波形12 打开Quartus 8.113 点击FileNew Project Wizard在出现的界面完成新项目code_83的创建14 点击左上方出现的code_83，点击编译，成功后选中code_83点击右键选中LocateLocate in RTL View，完成电路仿真2、源代码测试代码3、仿真结果4、综合结果5、结果分析仿真结果分析：8-3优先编码器有8个输入，3个输出，从源代码中可以看出din7的优先级最高。实验结果分析：编码器工作情况波形与理论结果一致，din7的