为基础之马达控制正交解码计数介面IC

1、为基础之马达控制正交解码计数介面IC以 CPLD 为基础之马达 与CPLD为之兴起7,8,很方便系统设计者在逻辑闸(gate level)与暂存器阶层(register level)上设计某些特定功能的专用IC (ASIC). 本文之目标即为研制一个以CPLD为基础的16位元马达控制解码/计数界面IC,以执行正交式解码,计数与汇流排界面功能,使得能以一般的数位控制系统里之微处理器,PC,DSP,CPLD或FPGA均能藉由此界面IC以获取马达的旋转角度,以便进行闭回路回授控制. 1Digital Filter4-Time RateCircuitDirectionDecoderUp/DownCou

2、nterLatch CircuitInhibit CircuitBus InterfaceControl signal frommicroprocessorDecoder/CounterOutputAB图2 解码/计数界面IC电路架构方块图 II. 解码/计数IC系统架构 一个应用光学编码器与解码/计数IC做为感测元件的马达控制系统方块图如图1所示,其中解码/计数界面IC即为本文所研制之元件,我们以数位逻辑电路设计之观念,采用Altera FLEX 10K100之CPLD元件来研制,因其拥有高达一万个逻辑闸数,足以满足高复杂度逻辑电路设计之马达控制晶片之需求.此晶片设计架构如图2所示,包括一数

3、位滤波器,四倍频解码器,上/下数计数器,读取控制电路与汇流排界面.其中数位滤波器用以滤除马达运转时在编码器A/B二相输出端产生之数位信号杂讯.四倍频解码器电路可得出马达正/反转资讯与四倍频率输出,此二输出信号再经一个上/下数计数器,便可锁住於一8位元汇流排界面.外界经由两次读取,便可得出16位元之马达的旋转角度资讯.以下分别说明图2中各子方块电路之设计,并在下一节进行模拟验证. A.数位滤波器 数位滤波器的架构如图3,采用数位系统循序逻辑(sequential logic)的设计观念,由控制单元(control unit)与资料路径(data path)两部份组成.此控制单元为一个辨认器(re

4、cognizer),当输入信号(A或B)持续三个时脉(clock)仍保持1或0时,则此辨认器之输出信号Z即为1,否则为0,用以控制资料路径的选择输入端,当Z为1时,资料路径选择从原输入信号(A或B) 输入,然后从一D型正反器输出,反之当Z为0时,资料路径选择从原来D型正反器输出做为输入,因此维持之前的输出信号,故当输入信号(A或B)持续三个时脉(clock)以上仍保持1或0时,此辨认器才会视之为真正(非杂讯)信号,并以三个连续时脉的延迟时间通过此滤波器,以滤除马达运转时在编码器A/B二相输出端产生之数位信号杂讯. 经由循序逻辑的设计步骤9,此辨认器的状态图(state diagram)如图4(

5、a)所示,共有七个状态,每个状态的下一状态表与辨认器输出表如图4(b)所示,因我们采用D型正反器来设计,其激励表(excitation table)卡诺图(Karnaugh map)与经化简后得出之激励方程式与输出方程式如图4(c)所示.经设计后,此一数位滤波器电路如图5所示. D QQ2:1MUXSCrClkCHA/CHBZDout31or 30RecognizerControl UnitData Path图3 数位滤波器电路架构方块图 B. 四倍频解码器 马达之正交A,B二相信号分别经过数位滤波器以滤除杂讯后便一齐进入此四倍频解码器,使之产生单相四倍频率的输出与正反转指示信号,以便送到下一

6、级的上/下数计数器.因A,B二相正交相差90度,利用此一特性,将A相信号与其D行型正反器 延迟电路做互斥或(Exclusive OR)闸,即可得到两倍频率信号.同理B相信号亦然,将此得到的A与B两倍频率信号再经互斥或闸,即可得到四倍频率信号,其电路设计如图6所示. 为了判断马达之正或反转,可将原来的A,B二相信号先透过D-latch 延迟电路与一个4对16的解多工器(demultiplexer),因此时出现两种情况:(1)正转时只在此解多工器输出端的Q1,Q7,Q8,Q14为1;(2)在反转时只在此解多工器输出端的Q2,Q4,Q11,Q13为1,将此二组输出分别经由一或闸(OR gate)后,

7、再经由一SR-latch,即可得出此正反转指示输出信号,其电路如图7所示. C. 上/下数计数器(Up/Down Counter) 此上/下数计数器为一个16位元可上或下数的计数器,当马达正转时,前一级的四倍频解码器正反转指示输出信号为0,此时计数器往上数.反之当马达反转时,四倍频解码器正反转输出控制信号为1,此时计数器往下数.其电路设计我们参考文献9一书所介绍的方法实现一位元(one-bit)之计数器,再将16个此一位元计数器串连即可. D. 琐住(latch)与禁能(inhibit)电路 琐住电路为简单的16位元D型正反器暂存器,其中每个D型正反器含有致能(enable)控制功能,主要功能

8、为将前一级计数器的数值琐住以便送给后级的输出汇流排界面电路,当外界欲读取计数数值时需透过禁能电路使得琐住电路不能更新新的数值,亦即保持计数资料的稳定性以便外界来读取.此禁能电路的电路设计我们参考惠普公司其禁能电路设计方法5. 2Present stateNext state/Outputs)(110)(101)(100)(011)(010)(001)(0006543210sssssss1/1100/0010/0101/1010/1100/0010/0100/1010/1000/0010/0100/0110/0100/0010=x1=x012yyyZYYY/012The state diagra

9、m:0s1s3s5s2s4s6s0/01/0 (x/Z)1/00/01/01/00/00/00/11/01/01/10/00/0(a)(b)12yyxy01011010010110100020102012xyyxyyxyyxyyD+=12yyxy010110100101101000120121yyyxyxyxyD+=12yyxy010110100101101000xD=12yyxy010110100101101000212xyyxyyZ+=(c)11X11111X11X111111X1X1111X1XX图4 数位滤波器设计(a) 状态图,(b)下一个状态/输出表,(c) 激励表卡诺图,激励方程

10、式与输出方程式 E. 汇流排界面电路 汇流排界面电路主要做为此界面IC与外界为微处理器的界面,为减少输出接脚数,令此界面IC输出接脚为8支脚,但因为前级之计数器与琐住电路均为16位元,故可利用8个2对1多工器(multiplexer),以SEL控制线来做切换.经由连续两次读取,先读取高位元组(high byte),SEL控制信号为0,再读取低位元组(low byte),SEL控制信号为1,即可获得此界面IC之计数值. III. 模拟分析 此解码/计数界面IC整体电路如图8所示,其中各个电路方块符号(symbol)均经过Altera MAX PLUS II发展系统之波形编辑器给予输入信号波形后进

11、行模拟分析,图9为数位滤波器的模拟结果,输入信号为1或0当少於三个时脉周期时均被辨认为杂讯,由此图可看出输入信号(x)约在230ns处有一负脉波杂讯,此杂讯在滤波器的输出端(dfout)已被滤除,但输出波形延迟了三个半时脉周期.图10为整体电路的初步模拟结果,其中分别显示出A,B二相信号,四倍频信号,正反转方向指示信号与计数器的数值. IV. 实验结果验证 本界面IC整体电路在MAX PLUS II发展系统模拟验证功能正确后,便可再从此发展系统经由ByteBlaster 下载线下载到一个Altera FLEX 10KA240 CPLD电路板上,我们以手转动一个装有正交式光电编马器的马达转轴,其

12、输出A,B二相脉波经此界面IC解码,计数后,再由一个PC 从其ISA界面读取,可由PC萤幕显示所读取的16位元计数值. 由於本实验所使用的马达转一圈时其编马码器会产生2000个脉波,经由此界面IC解码后会乘4倍变成8000个脉波,所以正转时,计数器由0000开始计数,萤幕上会显示出1F40之16进位数,反转一圈时则计数器往下数,萤幕上会显示出E0BF之16进位数,经由多次实验显示马达在一固定时间旋转圈数与显示之16进位计数值对照表如表一所示,可用以验证此界面IC功能的正确性. 表1 马达旋转圈数与显示计数值对照表 圈数马达正转 马达反转 1 1F40 E0BF 2 3E80 C17F 3 5D

13、C0 A23F 4 7D00 82FF 5 9C40 63BF 6 BB80 447F 7 DAC0 253F 8 FA00 05FF V. 结论 本文研制一个以Altera FLEX 10KA之CPLD元件为基础的16位元之马达控制解码/计数界面IC,用以执行马达内部光学编码器其正交A/B二相数位信号之解码,计数与汇流排界面功能,使得在一般的数位控制系统里,能藉由此界面IC以获取马达的旋转角度,以便进行闭回路回授控制.模拟与实验结果均验证此界面IC功能的正确性.此界面IC除可单独使用外,此成果亦有助於整合於交流马达向量控制IC之电路中,可朝向系统晶片化的发展目标. 参考文献 1 Blasch

14、ke, The principle of field orientation as applied to the new TRANSVECTOR closed-loop control system for rotating field machines, Simens Rev., vol. 39, no. 5, pp. 217-220, May 1972. 2 K. Kubo, M. Watanabe, T. Ohmae, and K. Kamiyama, A fully digitalized speed regulator using multimicroprocessor system

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