AD9880中文数据手册

1、AD9880中文数据手册全文翻译自:ADI公司AD9880B 数据手册英文AD9880数据手册版本号: Rev. 0简单描述AD9880是一个集模拟接口和HDMI接口于一体单个芯片,并且还支持HDCP。AD9880是一个真正8位的150MSPS的单片模拟接口,用于对复合视频(YPbPr和RGB图像信号的采集。有150MSPS的编码速率和330MHz的带宽,所以支持全部HDTV 格式(最高1080p和最高SXGA(1280*102475Hz的FED。Ad9880模拟接口内部包含有一个带1.25V基准的3态ADC,一个锁相环(PLL,增益、偏置、箝位控制均可编程。用户只需提供1.8V和3.3V电压

2、、模拟输入和Hsync信号。三态CMOS输出的供电范围1.8V到3.3V。片内锁相环从Hsync信号可以产生像素时钟信号,输出频率从12MHz到150MHz。时钟抖动(clock jitter在150MHz情况下,小于700ps p-p。AD9880还能为复合同步以及sync-on-green(SOG提供全同步处理。AD9880接收器符合HDMI 1.1规范,支持所有HDTV格式和显示公式。The receiver features an intrapair skew tolerance of up to one full clock cycle。在HDCP方案下,显示器可以接收加密的视频信号

3、。AD9880可以应用于视频接收的认证,在接收端对编码后的视频信号进行解密。借助于先进的CMOS工艺,AD9880提供100管脚的LQFP表贴无铅封装。温度范围0-70摄氏度。Table 5. pin function descriptions管脚号说明输入管脚R AIN0红色模拟输入通道0G AIN0绿色模拟输入通道0B AIN0蓝色模拟输入通道0R AIN0红色模拟输入通道1G AIN0绿色模拟输入通道1B AIN0蓝色模拟输入通道1红、绿、蓝三个模拟色彩信号输入通道都是高阻抗输入。这三个通道是一样的,可以用于任何一种颜色。输入信号的电压范围:0.5V-1V。为了支持clamp功能,这些信

4、号应该加上交流耦合。R x0+ 数字输入通道0 +R x0- 数字输入通道0 屏蔽线R x1+ 数字输入通道1 +R x1- 数字输入通道1 屏蔽线R x2+ 数字输入通道2 +R x2- 数字输入通道2 屏蔽线这6个管脚用于从一个数字图像传输设备接收3对TMDS像素数据(10倍像素频率R x C+ TMDS 时钟信号+R x C- TMDS 时钟信号 屏蔽线时钟信号对以1倍像素数据速率接收TMDS时钟信号HSYNC0 水平同步脉冲信号输入通道0HSYNC1 水平同步脉冲信号输入通道1这两个输入管脚接收到的脉冲信号,用于建立水平时序参考以及为像素时钟发生器提供参考频率。该管脚的逻辑定义由串口寄

5、存器0x12的5:4位(Hsync polarity控制。仅仅在Hsync的前沿有效,而后沿则被忽略。当Hsync polarity = 0,此时利用的是Hsync的下降沿;Hsync polarity= 1,则使用的是Hsync 的上升沿。为了增强对噪声的抵御能力,该输入包含了一个Schmitt触发器。VSYNC0 垂直同步脉冲信号输入通道0VSYNC1 垂直同步脉冲信号输入通道1这两个输入是垂直同步信号输入端口输入通道0SOGIN0 Sync-On-Green输入通道1SOGIN1 Sync-On-Green这些输入用于处理内嵌的同步信号,尤其绿色通道中的同步信号。该管脚与一个带内部阈值发

6、生器的高速比较器相连。阈值大小介于输入信号副峰值电平上10mv到330mv之间,并可以每步10mv进行调整。缺省状态下的阈值为150mv。当该脚接内嵌同步信息的交流耦合信号时,在SOGOUT端产生一个非反响的数字输出。(通常是一个复合同步信号,在其中同时包含有场、行同步信息,必须在将同步信号送Hsync之前,将场、行同步信号分离开来。如果不用的话,该脚不接。更详细的信息,参考Hsync和Vsync输入部分。EXTCLK/COAST 时钟发生器的 Coast 输入(可选这个输入会使得时钟发生器不再与Hsync同步,而是继续产生一个与当前频率和相位一致的时钟。这对那些不能在场传输时间内无法产生场同

7、步脉冲信号的输入信号元比较有用。Coast信号通常不需要PC-generated信号。这个管脚的logic sense由Coast Polarity控制(0x18寄存器的6:5位。如果不使用,这个管脚应该接地并且输入Coast Polarity设置为1(寄存器0x18,管脚5或者拉高(通过一个10k的电阻连接到VD,此时输入Coast Polarity设置为0。输入Coast在上电以后为1。该管脚与EXTCLK功能复用,而这并不影响Coast功能。EXTCLK/COAST 外部时钟连接这个管脚将使用外部时钟源信号,而不是内部PLL产生的信号。控制/三态控制PWRDN Power_Down这个管

8、脚的功能由寄存器0x26的2:1位决定FILT 外部滤波器连接为保证正确操作,锁相环要求一个外部滤波器。按图6所示,在该管脚连一个滤波器。输出管脚HSOUT 行同步信号输出输入Hsync信号经过reconstruct 和 phase-align后的输出。极性和占空比都可以通过串行总线寄存器进行设置。保证DATACK和DATA的对齐,关于行同步信号的数据时序就可以被确定。VSOUT 场同步信号输出复合同步信号中分离出来的Vsync或者从场同步信号直接输出。输出极性可以通过串行总线位(寄存器0x246位进行控制。Slicer输出SOGOUT Sync-on-Green该管脚输出有4种可能(由寄存器

9、0x1D1:0控制: raw SOG ; rawHsync ; regenerated Hsync from the filter 或者 filtered Hsync。图8显示了如何连接该管脚。O/E FIELD 隔行视频信号的奇偶指示信号。该信号的极性通过寄存器0x244决定。串口SDA 串口数据I/O口,用于对AD9880寄存器编程 I2C地址:0x98SCL 串口时钟I/O口,用于对AD9880寄存器编程DDCSDA 串行数据I/O口,用于与HDCP传输设备通讯 I2C地址:0x74或0x76DDCSCL 串行时钟I/O口,用于与HDCP传输设备通讯MDA 串行数据I/O口,用于连接HD

10、CP keys EEPROM I2C地址:0xA0 MCL 串行时钟I/O口,用于连接HDCP keys EEPROM数据输出Red7:0 红色通道数据输出Green7:0 绿色通道数据输出Blue7:0 蓝色通道数据输出BIT 7是最高位。像素采样到输出的延迟时间是固定的,但如果用到色彩空间转换的话会不一样。当通过调节相位寄存器来改变采样时间时,输出时序也会相应改变。DATACK和HSOUT输出也同时改变,所以时序关系得到了保持。数据时钟输出DATACK 数据时钟输出这是主时钟输出信号,用于strobe输出数据和HSOUT给外部逻辑。可以通过寄存器-0x25的7:6位选择四种可能输出中的一个

11、。这和像素时钟(1/2 像素时钟,1 像素时钟,2 像素时钟和90度的相位偏移有关,这些可能是由内部锁相环所产生或者来自于EXTCLK,都与像素采样时钟同步。DATACK的极性改变也可以通过寄存器0x240进行设置。内部像素时钟的采样时间可以通过调节相位寄存器进行改变。一旦改变,与之有关的DATACK时序也将随之改变。DATA,DATACK和HSOUT输出全部改变,所以时序关系可以得到保持。电源管脚V D(3.3V 模拟电源给ADC和终端连接器(terminator供电,必须进可能的干净V DD(1.8V-3.3V 数字电源大量的输出管脚的状态高速改变会产生很大的电源噪声。这些电源管脚必须与V

12、 D区别开来,要非常小心使得输出噪声最小化。PV DD(1.8V 时钟发生器电源DV DD(1.8V 数字输入电源GNDAD9880是一个完全集成的单芯片,能够将模拟RGB或YUV信号数字化,用于平板显示器、投影仪或PDP等。此外,AD9880还有数字接口,可以接收DVI/HDMI信号,并且可以通过内部EEPROM将HDCP信号解密。用于HDTV接口或者作为一个视频转换器的前端,采用该芯片是个比较理想的方案。借助于先进的CMOS工艺,接口数据速率可以达到150MHz。AD9880内部集成了所有的输入信号缓存,直流分量恢复(箝位信号,偏置和增益(亮度和对比度调节电路,像素时钟生成电路,采样相位控

13、制电路,和输出数据格式。输出数据格式中,包含了色彩空间转换电路(CRC,CRC输入可以是任意格式的色彩空间,输出也同样可以是任何格式的色彩空间。所有的控制电路均可以通过一个2-线的串口进行配置。所有这些敏感模拟功能都集成,使得系统设计更加快捷,并且更少收到外界物理和电子环境的干扰。所有的数字控制信号(Hsync,Vsync,I2C都是3.3V的CMOS电平。此外,除了TMDS(HDMI/DVI以外的数字输入都是5V tolerant。(对他们施加5V电压不会损坏芯片。 TMDS输入(RX0+/-,RX1+/-,RX2+/-,RXC+/-从连接器到输入内部端子(50到3.3V之间必须维持100的

14、阻抗(通过适当的PCB布线。考虑到ESD防护,可以使用California Micro Devices(CMD CM1213 系列的低阻抗的ESD防护器件,可以抵抗HDMI TMDS线上8KV的电压。AD9880有6个高阻抗的R、G、B输入通道。适应的信号电压范围0.5V 1.0V。信号输入通常是通过一个DVI-I的连接器,DB15 或者 RCA类型的连接器。AD9880 必须尽可能的与输入连接器靠近。芯片输入管脚布线是75的阻抗。所有芯片输入管脚应该分别通过一个75的电阻形成信号反馈回路,并利用一个47nF 的电容去解耦。这些电容形成了DC 恢复电路部分。在实际系统中,阻抗匹配越好,就能在更

15、宽的信号带宽范围内得到更好的性能。因为AD9880的输入信号带宽很大,因此可以在输入信号从一个像素到下一个像素时,连续的跟踪输入信号轨迹。然而,在很多系统,都存在不匹配、反射和噪声,这些都会导致过多的振铃和输入波形失真。为得到一个高质量的图像而设立采样相位就更加困难。资料显示,在输入信号上串联一个小电感可以roll off输入带宽,并在一个很宽的带宽范围内得到高质量的信号。在大多数的应用中,采用如下面的电路,电路中的电感是高速贴片珠子Fair-Rite #2508051217Z0 输入水平同步信号,用于产生像素时钟和箝位时序。该信号可以是来自于图像源的直接输入的sync信号,也可以是TTL或C

16、MOS电平信号。输入Hsync包括一个施密特触发器缓存,用于防止上升时间较长的噪声输入信号。在典型的PC图像系统中,sync 是一个简单的TTL电平信号,不需要任何终端匹配(no termination is required。串口是3.3V逻辑,但5V信号也不会损坏芯片。输出数字信号电压是1.8V3.3V。3.7箝位(clamping9RGB箝位为了正确的将输入信号数字化,因此,必须将输入信号的直流偏置调节到片上ADC的输入范围内。大多数的图像系统的RGB信号,电压为0时为黑,而在0.75V左右时则是白信号。然而,如果图像信号中内嵌了同步信号,同步脉冲峰值通常为0,而黑是300mV左右,白电

17、平则是在1.0V。一些普通的RGB线放大器采用射极跟随的缓存去 split signal,提高驱动能力。上述方法将会在信号中引入一个700mV的直流偏置,AD9880为了对图像进行正确的捕获,将会把这个直流偏置去除。箝位的关键就是定义一个时间,告诉图像系统什么时候产生黑电平。如果当前输入是黑电平,引入一个直流偏置,则ADC将产生一个黑电平输出(Code 0x00。当其它信号在处理时,这个偏置还会保留,整个信号必须shift以消除直流偏置误差。在一般PC图像系统中,黑电平是在两个有效视频信号之间传输的。如果采用CRT显示,当电子束扫描完屏幕上一行以后(在右端,将立刻返回到品目的左端,此时输出黑电

18、平防止电子束干扰图像。在内嵌同步信息的系统中,引入一个blacker-than-black信号,表示当时是CRT回扫时间。很显然,对这个同步信号的尖峰必须避免箝位,幸运的是,实质上提供黑电平参考的都是脉冲后肩(back poach间期的电压,这才是箝位的时间(This is the time when clamping should be done。箝位时序来自于AD9880内部的箝位时序产生电路。箝位开始之前Hsync脉冲下降沿之后像素周期的数量,用于配置clamp placement register。第二个寄存器用于设置箝位的持续时间。这两个寄存器都是8-bit的,为箝位时序的产生提供了

19、很大的灵活性。由于Hsync 的持续时间变化很大,但back porch(后肩总是跟随着Hsync,所以箝位时序一般都是以Hsync的trailing edge(后沿为参考。建立箝位的起始点,通过设置clamp placement register 为0x08(同步信号以后8个像素周期时间,图像信号稳定,设置clamp duration register为0x14(箝位有20个像素周期的时间用于建立黑电平参考。对绿通道中内嵌的三态脉冲信号,必须提高clamp placement register的值,避开同步信号的 positive portion。比如:对720p来说,clamp place

20、ment register应该设置成0x26。在三态同步信号的上升沿之后延迟38个像素时钟周期产生箝位,这就使得信号有足够的时间回到黑电平参考值。通过放置一个适当的外部输入解耦电容可以实现箝位。电容值的大小会影响箝位的性能,值太小,在一个水平线期间内(两次箝位之间,会有一个明显的脉冲;如果值太大,箝位就会花费很长时间从输入信号大偏置中恢复信号。The recommended value(47nF results in recovering from a step error of 100 mV to within 1/2 LSB in 10 lines with a clamp duratio

21、n of 20 pixel periods on a 75Hz SXGA signal。9YUV 箝位YUV图像信号与RGB信号有些微的区别,直流参考电压(RGB信号中的黑电平可以在图像信号的中间,而不仅仅是在底部。对YUV信号,it can be necessary to clamp to the midscale range of the ADC range(128 rather than bottom of the ADC range(0。Clamping to midscale rather than ground,可以通过设置串行总线寄存器中的clamp select bits来实现

22、。每一个AD转换器都有一个自己的选择位,所以他们可以独立地被clamp 到midscale或ground。这些位是寄存器Ox1B7:5。Midscale参考电压由转换器内部产生。9自动偏置(Auto Offset自动偏置电路计算在箝位期间需要的偏置产生一个给定的输出编码。当该模块被使能,用I2C总线设置的偏置是需要的箝位编码而不是实际的偏置。在箝位期间,该电路比较输出偏置和需要的偏置,并自动调节。AD9880的偏置可以自动调节到指定的大小。用户可以使用这个功能设置偏置为任意值,还可以设置三个通道的偏置为一样。This eliminates any need to adjust the offs

23、et at thefactory。这个功能可以在clamp开始后的任意时刻连续执行。每一个通道都有一个偏置调节寄存器,地址分别是0x08,0x0A ,0x0C。偏置值是一个有符号数(占用两个字节,范围是64LSB(with 64LSB range。The offset adjustment is added to whatever offset the auto-offset comes up with。比如:使用ground clamp,所以目标值为4,为得到这个值,自动偏置产生68的偏置值。如果偏置调节值设置为10,则送给转换器的偏置为78.如果偏置调节设置为-10,则送给转换器的偏置值则

24、为58.AN-775详细描述了如何使用该功能。9Sync-on-green(SOGSOG输入操作有两个步骤:1.用一个分享脉冲检测器设置输入视频信号的baseline clamp level;2.设置脉冲触发器电平到高于反峰的一个可编程的值(通常为150mV。SOG输入必须通过一个耦合电容与绿通道模拟输入交流耦合,该电容的值大小为1nF20%。如果没有SOG输入的话,电容则可以不接。注意:SOG信号总是负极性的。 9时钟产生器PLL用于产生像素时钟,Hsync为该PLL提供参考频率,一个压控振荡器(VCO输出一个高频的像素时钟。像素时钟被PLL分频(分频系数由寄存器0x01 和 0x02决定和

25、并与Hsync输入进行相位比较,并将利用这区别对VCO的输出相位进行调整,以保证这两个信号同相位。(其中电路应该是:鉴相器用于比较二者相位,并将差值送VCO。稳定的时钟对于提供稳定清晰的图像来说,特别重要。在每一个像素时钟期间,每个信号从它原有的幅值转换到应有的新值,都需要一段时间。紧跟着的一段时间是:在输入信号必须转换到一个新值之前,输入电压变得稳定的这段时间。Slewing time 与 stable time 的比值就是图像DAC的带宽和传输系统的带宽(电缆和端子,它还是总的像素率的函数。很显然,如果系统的动态特性保持恒定的话,那么slewing time 和 stele time 也基

26、本恒定。Slewing time必须从总的像素周期内减去,只留下stable period。像素频率越高,则总的周期时间越短,同时stable pixel time也将越短。 任何时钟抖动(jitter都会降低采样时间的精度,因此也必须将抖动时间从stable pixel time中减去。因此必须非常小心地去设计AD9880的时钟产生电路,以使得抖动最小。无论何种工作模式,AD9880的时钟抖动时间都小于总像素时间的13%,将时钟抖动时间从有效采用时间中减去。PLL的特性由 loop filter design、PLL charge pump current、VCO range setting

27、决定。Loop filter design 电路如图6所示。VESA标准显示模式推荐的VCO setting range 和 charge pump current 见表8。 有4个可编程的寄存器可以用于优化PLL的性能。12-bit Divisor Register。输入Hsync频率可以是任意频率,该频率与PLL_Div结合,不能超过VCO的范围。PLL将Hsync进行倍频,可以输出10MHz到100MHz范围内的频率。该Divisor Register控制的是倍频系数。2-bit VCO Range Register。为提高AD9880的噪声性能,VCO的工作频率范围被分成了4个重叠的区

28、域。VCO range register 设置工作范围。每个区域的最低、最高频率范围见表6。5-bit Phase Adjust Register。The phase of the generated sampling clock can be shifted to locate an optimum sampling point within a clock cycle。相位调整寄存器提供32个相位调整步,每步11.25。经过移相后的Hsync信号可以从HSOUT管脚输出。Table 6.VCO range Pixel Rate Range00 12-3001 30-6010 60-1201

29、1 120-150COAST管脚或者内部Coast允许PLL continue to run at the same frequency,当没有输入Hsync 信号或者Hsync收到干扰时( such as equalization pulses。在场同步期间或者任意其它Hsync信号无效期间,可以利用上述功能。Coast信号的极性可以通过Coast polarity register 进行设置。同样,Hsync信号的极性也可以通过Hsync polarity register进行设置。Hsync和Coast,都是高有效。当Hsync信号引入外部均衡脉冲时,内部Coast可以屏蔽掉Vsync信

30、号。9功率管理AD9880利用activity detect circuit,串口中的有效接口位、active interface override bits、the power-down bit和Power-Down管脚,决定片子工作的功率范围。有四种功耗状态: full-power,seek mode;auto power-down 和 power-down。表7总结了AD9880是如何决定其功耗模式的,并且在各种模式下哪些电路被关闭或打开。Power-down命令优先级最高,其次是自动电路。Power-down管脚(pin 81-可以通过0x263设置其极性可以驱动芯片进入任何一种功耗模

31、式。Register0x26的第2和第1位,控制这4种模式。第0位控制芯片是否处于power down或者输出是高阻态。第7到第4位控制是否outputs、SOG、Sony Philips digital interface(SPDIE或者I2S输出是否处于高阻态。参考2-Wire 串口控制寄存器的详细描述。 注:1 power-down 通过寄存器0x26的第0位控制2 Vsync detect由寄存器0x15的第7到第2位或运算决定。3 auto Power-down 由寄存器0x27的第7位决定在数据转换期间,数据时钟信号输出一上升沿,可以对输出外部数据进行锁存。There is a p

32、ipeline in the AD9880,which must be flushed before valid data becomes available。This means 23 data sets are presented before valid data is available。图7显示的是AD9880的时序图。 9同步时序行同步信号(Hsyncis processed in the AD9880 to eliminate ambiguity in the timing of the leading edge with respect to the phase-delayed

33、 pixel clock and data。Hsync输入作为产生像素采样时钟的一个参考。参照Hsync,采样相位可以通过相位调节寄存器以每步360/32进行调节(可以优化像素采样时序。显示系统利用Hsync信号对齐存储器和显示写周期,所以Hsync output(HSOUT和数据时钟(DATACK保持一个稳定的时序关系,非常重要。Three things happen to Hsync in the AD9880。第一,检测(determine输入Hsync的极性,因此输出的极性也可以知道,而输出信号的极性还可以通过对寄存器0x24的第7位进行设置,使其高有效或低有效。第二,HSOUT与DA

34、TACK和数据输出同相位。第三,HSOUT 的持续时间通过寄存器0x23进行设置。HSOUT同步信号可以驱动显示系统的其余部分。9Coast timing在许多计算机系统中,都有一根独立的信号线用于传输Hsync信号。在这些系统中, Coast输入及其功能并不需要,因此这些管脚应该连接到无效状态。然后还有一些系统,Hsync is disturbed during the vertical sync period(Vsync。在某些情况下,Hsync脉冲并不出现。在另外一些系统例如哪些符合同步信号或者内嵌SOG的系统中,Hsync包含了均衡脉冲或其它一些失真(distortion。为了防止在V

35、sync期间时钟发生器翻转(upset,必须忽略(ignore这些失真。如果像素时钟PLL发现这些没有关系的脉冲,将会企图锁定这些新的频率,然后在Vsync结束时,改变频率。这将会浪费一些正确的Hsync时间去恢复到一个新的帧的开始,将导致图像的分裂。Coast用于解决这个问题。它是一个异步PLL禁止输入,并允许时钟正常运行于then-current 频率。PLL可以运行好几行的时间,但没有significant frequency drift(明显的频率漂移。Coast可以通过AD9880内部产生(参考寄存器0x121,可以直接由一个Vsync输入驱动,或者由一个外部图像控制器提供。9Vsy

36、nc ProcessingAD9880的输入同步信号处理模块可以处理digital Hsync and Vsync,模拟sync-on-green,或者sync-on-Y信号,和外部Coast信号。通过这些输入信号,PLL产生一个精确的, jitter-free(9%或小于95MHz的时钟;奇偶场信号,Hsync和Vsync输出信号,每Vsync中包含的Hsync个数,以及一个可编程的SOG输出。主他那个不处理模块是sync slicer,sync separator,Hsync filter,Hsync regenerator,Vsync filter 和 Coast generator。S

37、ync slicer从SOGIN输入的green graphics或luminance视频信号中提取出sync信号,并输出数字复合同步信号(digital composite sync signal。Sync separator的功能是从Vsync slicer输出或从Hsync脚输入的复合同步信号中提取出Vsync信号。Hsync filter用于消除来自于Hsync或SOGIN输入的没有关系的杂波,输出一个干净的、抖动很小的信号。Hsync regenerator用于recreate一个干净的、低抖动的Hsync信号,用于mode detection(模式检测和counting Hsync

38、s per Vsync。Vsync filter用于消除寄生信号,维持Vsync和Hsync输出信号间的稳定的相位关系,并产生奇偶输出信号。Coast generator产生一个robust Coast信号,允许PLL在没有Hsync脉冲的情况下维持当前频率。9Sync slicerSync slicer的目的是从SOGIN输入的green graphics或luminance视频信号中提取出sync 信号,并输出数字复合同步信号(digital composite sync signal。同步信号分两步可以得到:第一,检测到SOG输入,并将其箝位于一个确定的直流电压;然后,该信号送给一个带不

39、同触发电平(由寄存器0x1D,bit7:3设置的比较器,但名义上都是超过箝位电压0.128V。Sync slicer输出一个数字复合同步信号,包含Hsync和Vsync信息(见图9。 9Sync SeparatorSync Separator的任务就是从复合同步信号中提取出Vsync信号。工作的前提是Vsync 信号维持有效的时间远超过Hsync信号维持有效的时间。通过一个数字低通滤波器和一个数字比较器,剔除(reject一些窄的脉冲(例如均衡脉冲和Hsync,而让一些较宽的脉冲(例如Vsync通过(pass,见图9。数字比较器的阈值可以很灵活的进行编程。要配置阈值持续,向0x11寄存器写入一

40、个值(N,得到的脉冲宽度就是N*200ns。所以,如果N=5,数字比较器的阈值是1us。所有脉宽小于1us的信号都被剔除,而脉宽大于1us的信号都可以通过。AD9880 的Sync Separator是一个时钟为6MHz的8-bit计数器。It works independently of the polarity of the composite sync signal。Polarities are determined elsewhere on the chip。基本的idea是,当Hsync脉冲出现的时候,计数器的值为最大。但由于Hsync脉冲在宽度方面相对比较窄,计数器在脉冲结束前只能

41、达到N,然后将开始进行减计数一直到0,知道下一个Hsync脉冲到来。N的值由于视频模式的不同通常也不一样,但一般都小于255。比如,假设Hsync脉冲宽度为1us,计数器最多只能计到5(1us/200ns=5。现在,当复合同步信号中出现Vsync信号时,计数器继续进行加计数。然后,由于Vsync信号很长,计数值将会是一个很大的值,M。但多数视频模式来说,M通常大于255.所以,Vsync可以通过检测计数值是否大于N,来判断复合同步信号中的Vsync信号。指定的触发检测的值T,可以通过串口寄存器0x11进行设置。一旦检测到Vsync信号,类似的进程将会用于检测它还是无效。在检测期间,计数器先复位

42、到0,然后进行加计数知道Vsync结束。同前面的情况类似,计数值阈值T用于检测Vsync信号是否无效。通过这种方法,可以屏蔽掉一些无用的脉冲。一旦Vsync被检测到,计数器将清零,然后进行下一个周期的计数。当使用Sync Separator时,有两点必须牢记。1:这个干净的Vsync输出相比最初的Vsync 有一个延迟,延迟时间等于数字比较器的阈值(N*200ns;2:200ns倍频值有些微区别。各种工作情况下最大的误差为20%(160ns 240ns。一般普通的Vsync和Hsync脉宽相差500甚至更多,因此20%的区别影响并不大。9Hsync Filter and Regenerator

43、Hsync filter用于消除来自于Hsync或SOGIN输入的没有关系的杂波,输出一个干净的、抖动很小的信号。Hsync regenerator用于recreate一个干净的、低抖动的Hsync信号,用于mode detection(模式检测和counting Hsyncs per Vsync。Hsync regenerator对Hsync输入中无关的或者丢失的脉冲有比较大的容错能力,但由于抖动的存在,不大适宜被PLL应用于产生像素时钟。The Hsync regenerator runs automatically and requires no setup to operate。Hsy

44、nc filter需要先建立一个滤波窗口。滤波窗口设置一个周期窗在Hsync的前沿周围,在该窗内的Hsync 信号才是有效信号。普通idea是同步信号输入端的无关的脉冲都在该窗之外,因此被滤除掉。通过对向寄存器0x20写入一个值x,可以设置滤波窗口的时间。滤波窗口的时间是x 倍的25ns,中心是重新产生的Hsync信号的前沿。与sync separator阈值倍数类似,在所有工作模式下,滤波窗口也允许25ns乘法器有25%的误差对(20ns30ns。Hsync filter的另外一个输出是一个状态位(寄存器0x160,该位用于指示下一个同步信号是否为无效脉冲。一些外来的脉冲有时会用于内容保护的

45、目的,通常就用这个状态位去检测。PLL用于产生像素时钟所利用的滤波后的Hsync(而不是the raw Hsync/SOGIN信号由寄存器0x216控制。用于同步处理(sync processing而生成的Hsync(而不是the raw Hsync/SOGIN信号由寄存器0x217控制。推荐使用滤波后的Hsync信号和生成的Hsync 信号。图10描述了滤波后的Hsync信号。 9Vsync滤波和奇偶场信号Vsync滤波器用于滤除Vsync中的杂散信号,维持Vsync和Hsync稳定的相位关系,并产生奇偶场输出信号。该滤波器检测出Vsync相对于Hsync的位置,如果必要的话,还会在VSOU

46、T输出时,作轻微的相位调整。The goal is to keep the Vsync and Hsync leading edges from switching at the same time , eliminating confusion as to when the first line of a frame occurs。寄存器0x215可以使能Vsync滤波器。无论在何种情况下,都推荐使用该Vsync滤波器,包括隔行视频,而当使用Hsync per Vsync计数器时,则必须使用。图11和12描述了两种情况下奇偶场的定义。 3.9HDMI 接收AD9880的HDMI接收段可以接收

47、数字视频流,与DVI兼容,不仅与一些常用格式(RGB, YCrCb 4:4:4,4:2:2兼容,还有最多8个通道的音频信号。可以传输的信息包括视频格式、音频时钟、and many other items necessary for a monitor to utilize fully the information stream available。早先的DVI格式仅仅用于24bit色彩空间,内嵌在数据流中的信息包括Hsync,Vsync 和显示有效(DE信号,但是没有音频信息。HDMI规格书允许HDMI传输所有DVI可以传输的格式,还可以通过一个色彩空间转换器(CSC,用于YCrCb格式的传

48、输。除此以外,HDMI规格书支持最多8个通道的S/PDIF或者I2S音频。音频信息实在视频信号的消隐期间进行传输。音频信息将会告诉用户用了多少个音频通道,以及这些音频信息的位置和一些其它信息。3.10 DE GENERATORAD9880有一个DE输出信号,用于表示有效视频的开始(SA V,和有效视频的结束(EA V,所有这些信号对描述一个完整的BT656视频流都是必须的。除了这个特殊的输出以外,当scaler没有被使用的时候可以产生DE信号,该信号告诉后续电路,哪些是显示的视频像素。3.11 4:4:4到4:2:2转换AD9880有一个filter,可以把YCrCb4:4:4转换成YCrCb

49、4:2:2,并最大限度的保留原始信号的accuracy和fidelity。9输入色彩空间到输出色彩空间AD9880可以接收多种输入格式的信号,并可以按原格式输出,或者转换成其它格式输出。输入信号格式包括:4:4:4 YCrCb 8bitRGB 8bit输出格式支持:4:4:4 YCrCb 8bit双4:2:2 YCrCb 8bit9色彩空间转换(CSC矩阵CSC矩阵有3个相同的处理通道。每个通道中,三个输入值与三个独立的系数相乘。Also included are an offset value for each row of the matrix and a scaling multiple

50、 for all values。Each value has a 13 bit twos complement resolution to ensure the signal integrity is maintained。CSC的最高频率可以达到150M,支持最高1080p60Hz。支持any-to-any色彩空间格式比如RGB,YUV,YCrCb。主输入Rin Gin Bin是8或12 bit。这些输入格式如表7-表15所示。表9显示的是CSC的输入与这些输入的连接关系。Table 9 . CSC Port MappingInput Channel CSC Input ChannelR/C

51、r RinG/Y GinB/Cb Bin 图13显示的是一个通道的结构。在每个通道中,三个输入与a1,a2,a3分别相乘。结果再除以4096得到一个介于-0.9998到0.9998之间的值。A4是一个偏置控制量。Thismultiplies all coefficients and offsets by a factor of 2csc_mode。 参考AN-795,可以获得更详细的介绍与描述。3.12音频PLL 建立Data contained in the Audio Infoframes among other registers define for the AD9880 HDMI r

52、eceiver not only the type of audio, but the sample frequency。还包含了用于重新产生时钟的N 和CTS值,据此,可以重新产生视频采样频率。把20-bit的CTS值除TMDS时钟,然后乘20-bit的N。this yields a multiple of the fs (sampling frequency of either 128 * fs or 256 * fs。 It is possible for this to be specified up to 1024*fs。 3.13AUDIO Board Level Muting音频

53、可以通过Infoframes或者通过串口寄存器被mut,由寄存器ox57的7:4决定。9A VI信息Contained within the HDMI TMDS transmission are Infoframes containing specific information for the monitor such as :Audio information2 to 8 channel of audio identifiedAudio codingAudio sampling frequencySpeaker placementN and CTS values (for reconstr

54、uction of the audioMutingSource informationCDSACDDVDVideo informationVideo ID code(per CEA861BColor spaceAspect ratioHorizontal and vertical bar informationMPEG frame information(I, B, or P frameVendor (transmitter source informationVendor name and product model这些信息是DVI和HDMI之间最基本的差别,且都位于寄存器0x5A到0xEE

55、。除了这些信息以外,还用于指示新的信息已经收到。Registers with addresses ending in 0xX7 or 0xXF begging at 0x87 contain the new data flags(NDF information。所有这些寄存器都包含同样的信息,并且一旦它们被读的话都会复位。尽管没有其它中断信号,用户可以直接去读这些寄存器,判断是否有新的信息正在被处理。下面的时序图反映了AD9880的工作。输出数据时钟信号被create,因此它的上升沿总是在数据传输过程中出现,并且可以用于外部数据锁存。在AD9880中有一个流水线,在有效数据可以接收之前必须先f

56、lush,这意味着在有效数据接收之前得先有6个数据。 4. 2线串行寄存器映射图AD9880的初始化以及控制都是由一套寄存器来实现的,外部的控制是通过读写这套寄存器来实现的。Table 11. Control Register MapOr ReadOnlyBitsDefaultNameRegister Name Description0x00 Read 7:0 00000000ChipRevision 芯片Id,版本号为7:4.3:00x01 Read/Write 7:0 01101001Pll Divider MSB 锁相环反馈除法器高位值0x02 Read/Write 7:4 1101*P

57、LLDivider 锁相环反馈除法器低位值12-bit的PLL除数(PLLDIV。PLL根据输入的Hsync信号得出像素时钟信号。像素时钟频率除以整个整数,因此输出会被Hsync锁相。PLLDIV的值决定了每行中的pixel times的个数,通常比用于显示的有效像素的20%-30%还多。12-bit的PLLDIV的值取值范围通常是221-4095,该值越大,输出的时钟频率越高。根据VESA的一些时序标准,可以决定PLLDIV值的大小。然而很多计算机系统并不精确地符合推荐值,所以这些值仅作参考使用。显示设备制造商会提供automatic 或manual means以优化PLLDIV。PLLDIV设置不正确,通常会产生一条或更多的垂直噪声条,误差越大,噪声条数量越多。上电复位后的PLLDIV缺省值为1693(高位:0x69,低位0xDx。当LSB变化时,整个除数才会变化,向0x01寄存器本身写入数据