VHDL实验报告

1、专用集成电路实验报告1305 OZ 011305 0 242 3 7刘德文实验开发平台软件安装与认知实验实验内容1、本实验以三线八线译码器 (L S 741 3 8 )为例,在Xilinx I S E 9、2软件平台上完成设计电路得VHDL文本输入、语法检查、编译、仿真、管脚分配与编程下载等操作。下载芯片选择 Xil i n X公司得 CoolR unn e r I I系列XC2C 25 6 - 7 PQ 208作为目标仿真芯片、2、用1中所设计得得三线八线译码器(LS 7 4 1 38)生成一个LS74 138元件,在Xi linx IS E 9o 2软件原理图设计平台上完成LS74138元

2、件得调用,用原理图得方法设计三线八线译码器 (LS74138), 实现编译 ,仿真,管脚分配与编程下载等操作。源程序:libr ary IEE E ;use IEE EoS TD_LOGIC_1164.AL L;useI E EE= STD_LOG C_AR ITH o ALL ;us eI EE EoS TD _LO GI C_UNSG NED AL L;Unment the foll o win g lines to usethe d e clar a tions t ha t ap r o vi de d f o r ins t an tiatin g Xilnx prim it i v

3、e pone nts 、1 i br a ry UNI S IM;use UNISIM.Vponents oall;ent it y l s 74138 isP ort ( g1 : intd logi c ;g2 : i n std_logic ;np : in s td_lo gic _ v et o r(2 down to 0);y : out st d _l o gi c_vector(7 do w nt o0);end 1 S74138;arc hit e c ture Beh avi o ra 1 of Is74138 i sbe ginprocess( g 1,g2,inp)be

4、 gi nif(g1 ang 2)=1') t h encaseinp ihen ”00 0 "= > y < = " 00 0 000 0 1 "whe n " 00 1” =y < = " 0 0 00001 0 ”w h en ” 010" = > y< = ” 00 00 0 1 0 0”? w hen ” 011” =>y<=” 00 001000"? w he n " 1 00 "=>y = ” 0 00 1000 0 ”? when &

5、quot;10 1” =>y = ” 00 1 00000”；when ” 1 10”=>y < =" 0 1 000000"? when "111"=>y<=" 10 000000 "? whe n others=> y<=""e n d c as e;e ls e?y<=""endif;e nd p ro c es;end Be havira1 ;波形文件 :flK !V 1孝Mti呼2出inpSBCyghliysnk顽inftb旻mybisb

6、sns齢a yH Cf' 01 y ce' X Stta X 10 X a K <0 Y so >! Qi £ ae i研T-vETH 1j1僻3-vCSH 11e 3Jt 11 1e 10"拓H'! 11ft 11-时刃Jt 11 . .& 1Z-曲1K 4. 1&-prnKj1'1Jm IDLpbi«1JI生成元器件及连接电路. . J - !-T"!" ! 11 ' I IJiulu uWIul luHB:哪切匚二谛; iB J 1 I Fill!" jaJTV

7、T I、yfT .Ol=in=t思考:有程序可以瞧出，定义了三个输入端，一个输出端、g1,g2为使能输入端，当全为一时，开始 执行宽度为三得输入1 n P，并听过程序实现三八译码器得功能、通过实验，分别用了原理图;V hd与V hdl语言两种方式进行调试。两种方法各有优缺点。对于原理图而言，可以清晰直观得瞧 出电路各部分得构造，但却只能在原有得基础上进行链接而无法随意修改元器件功能 1语言则可以按照实际得需求进行编写程序，从而可以实现开发者想要实现得功能。实验组合逻辑电路得 VHDL语言实现实验内容:1.用VH DL语言实现优先编码器得设计并实现功能仿真 2.用V HD L语言实现四选一选择器

8、得设计并实现功能仿真。1、优先编码器源程序LIBRARY IEEE;US E IE E E。ST D_LO GI C_1164°A LL;ENT ITYp riori ty en cod er I SP OR T (i n put:I N ST D _LOGIC_V ECT OR (7 DO W NT O 0);y :O U T STD _LOGIC_VE： TOR (2 DOWNTO 0);END p ri ori t ye n co d er;AR CHIT ECTUEr tl O F p ri oritye nc o der ISBEGINPROCES (i np ut )BE

9、GI NI F (i n put (0)= '0 ')T HENy<= 111"EL SI F ( i np ut(1)= ' 0') THENy <=" 1 10"EL S IF( i nput( 2 )= ' 0')T HENy <=”101”；E L SIF(in p ut(3)= ' 0 ')THENy<="1 00”EL S IF( i nput( 4 )=" 0 ')THE Ny="011 E LSIF( i nput(5)=

10、' 0')THENELSIF(ELSEE NDy<=” 010 ;i npu t( 6 )= z。')TH EN=” 001”<="00 0 "F;END PR OCESS;EN D rtl;波形图iXiyilB加5毗肚:moiDOQ t xcxflii s mQiiLi OOTOLIII1 »lLlLn dlllLlLl J IIIILLILnBl! 1 11时Bl1-.51Di1i-B I1 !-.3B 11i-胡B 1I?.11Bl1 !-.inn 1J7H -I£EI5；1S rt X>XK1 皿V1.1

11、I：.!.1Kr1JIlli1Id21 3 rF - 1 SI Ta- w H 立 兰竺空A竺移e> M原理图 prSiyiiiwtftTbjju57.OII IlliiiH-*iiiiniiiR-Piiii-'J III* -*1111*- Illip皿T一I> v2 0:rst2.四选一选择器源程序L I B RAR Y IE E E;USE I E EE .S TD _LOGIC64、AL L;ENTI TY mux4 ISP ORT (i n p u t: I NS TD_LOG IC_VECTOR (3 DOWNTO);a,b:I N ST DLOG IC;y :

12、 O UT STD_LGG IC);EN D mux4;ARCHITECTURr t 1 OF mux 4 ISSIGNAL se1:ST D_LOGIC_VECTO (1 DO WNTO 0);B EGI Ns el =b&a ;P RO CE SS (input,se1)B EG INIF(se1="00” )THE Ny<= i np u t(0);ELSIF(s el =” Ol” )TH ENy =inp ut(1);E L SIF(se1= " 10") TH ENy =i np ut(2);E LSEy=i np ut(3);E ND

13、I F;EN D PROCE S;END rt1;波形图顾丽屈顾珈顾励n顾1和岡砌商页ifi礙顶Ci码I师顽顾丽为丽斑匝剤顾顾Hi俪原理图iivH H - im iBir -HniB iigiTTPlTT I n y! UHJIK-I*祁吩011 卿1141-I l-=：S II- -US- HIK H-J-IIS-n顾i-insi；Ur I ”、wi' I JkBj m» i/iiPi Tur-vniB rr u L思考:1.优先编码器 :通过程序定义了一个八位得输入端与一个三位得输入端。首先就是通过八位 得输入端得最低位开始判断 ,如果就是 0,则输出为 :111; 如果

14、就是 1,则判断二位，以此类推，直到最后一位，如果都不满足,则输出：00 0。2、四选一选择器 :一共有三个输入 ，其中一个就是宽度为四得可供选择得输入端，将一个四位宽度得二进制码赋值给 input端，通过a与b得输入选择i npu t得输出。如a b为00时, 则输出为 :input （0），以此类推、实验三时序逻辑电路得VHDL语言实验实验内容:（3选1）一）、设计一个 60 进制得计数器二）设计一带使能得同步复位清零得递增8 位二进制计数器三）设计一带使能得异步清零复位得递增8 位二进制计数器进制 （异步清零 ）源程序 :lib r ar y ie e e;u se i eee。 st

15、d _l o gi c_1164 。 al 1 ;use i eee、st d1 o g ic_un si gne d.all;ent ity y counte r isport(cl k ，clear，e n able:in s td_logic;ld: in std10 g ic;-d:inst d _lqk :out st d log ic_vec to r(7 dow nto 0);o gic_vector(7 do wnt o 0);e nd yc ounter;b egi nP ROCESS (elk)VARIABL E ent :std _lo gi c vector(7down

16、to 0);BE GINIF (c 1k'EVE NT AND clk = '1 ) THENIF(elear='0 ') THE Nc nt” 00 00 00 00 " ELSEIF(ld =' 0' ) THENent := d;ELSEIF(e nab 1e= ' 1' ) THENcn t +"00000001 f(c nt =” 0011 1 100")th e ncn t := "000000 00"end if;END I F ;END IF;END I F;END

17、 IF;qk = ent;END P ROC ES S;en d a_ye o un te r;波形图 :IDeiwL<lk1她血3 4lrIT* AIT 1*5I iEE-战m i姑T-MlU" 1-吐【3:IT*<*9U <CP lU=承|门IIcr 1L=和0：in而H冈g 厂式丁帀x阪 厂示r厂丽二X t xr进制（同步置数）源程序：l ibraryi ee e;u s ei e ee。std_logi c _1164.all;us eieee.st d_logic_u n sig ned、a 1entit yy co u nt er isl;t (c 1

18、k,cl e ar,ena ble : i n std_logic;l d :i n std_logid:i n s td_logic _vec t or(7 do wn to 0);en dyc oun ter;archi tecture aq k:out st_logi c_ve c tor(7down to 0);_ycou ntr ofyc ou nterbeg i nPROCES(clk)VARTABLE cnt :std_logic_V ec t or( 7 d o wnto 0 );IF (c lk ' 1IF(c1 ear =cnt :/ 0' ) TH EN”

19、 0000000 0"B E GINEV ENT AN D c 1 k = '1' ) T HENELSEIF( 1 d = '0/ ) THE Nc n t := d ;ELSEI F ( e na b le'1 ' ) THENent := ent+ ” 0 000 0 001” ;if(ent= ” 001 1 101 1” ) t henLd :=1;e nd if;EN D I F;END IF ;EN D IF ;E ND IF;q k <= e n t;END P R OCESS;e nd a_ycou n ter;波形图：

20、ir 0U'：irl小uId JB MOW11plTjlDUM-4：61E= al«ile i-A"】日04(3E -awiB 1-itE 1D* JDLiinjQuLIeU11U9】3IS *u.1JariX 2 :1 T yri1 5( a 5思考:六十进制计数器得实现 ，1）异步清零程序得实现：通过判断最后一个状态 ，因为该计数器位六 十进制，所以最后一个状态为 5 9 ,用二进制码表示为："0 0 111011 ”，即当计数器得状态为六十 即"0 0 11 1 100"状态时，计数器清零，输出0 0 000 0 00。2 ）同步

21、置数程序得实现：当计数器 达到状态，当计数器达到状态”0 0111011"时,Id被赋值为0，执行置数功能，将d得值赋值给Vy,计数器从零开始计数、实验四VHD L层次化设计方法实验实验内容 :设计一个8位移位寄存器。各个 D触发器模块采用 VH DL语言编写,分别用原理图、HCL语言元件例化语句与生成语句得方法实现8 位移位寄存器得设计。D 触发器源程序li bary IEEE;U seI EEE ST D_LO GIC_1164。AL L;useI EEE。ST D_LOG IC_ARITHALL ;u seIEEE、ST D_LOGI C_UNS GNED A LL;Unm e

22、n t the followingli n es t o use the dec 1 a r a t ions th a tareprovidedf ori n sta nt i ating Xilin x p ri m itiv e com ponen t-librar yUN ISIM;use UN ISIM.V Co mponen t s。 al 1 ;e nt ity D ch u isPort ( CLK : inS TD_LO GIC;in STD_ L O GIC ;Q : outSTD _LOGIC;C L EAR : in STD _LOGI C;Q_N : o utST D

23、_LOGCI );end Dc h u;ARCH ITECTUR E BEH O F D c hu IS?SIGNAL Q1:STD _L OGIC ;BEGIN中ROCE SS (CLEAR,CLK,Q1)? BE GINIF CLEAR='0 'ELSIF CL K' EVaT AND CLK=' 1,?rHEN Q1 <= D;END IF;?END P ROCESS;Q =Q1 ；? N <= no t Q 1;TEND BEH;波形图：01 1侧1n亘(HninIn©3en橈4QIfOD触发器：八位移位寄存器：LOT LTL/rr

24、nirLTLnRn i_rn_Lni_L_nLrJ Mil rj nL 1 tl rj tl rj-L八位移位寄存器原理图元件例化：1 ib r ary IE EE ;u se IEEE. S TD LOGI C 1164。ALL ;7u se I EEE .S TD _LOGr C_ARITH ALL;use IEEE、STD_L OGIC_US IGNED.AL L; Unco m ment t h e f ollowin g li n e s to u se the decl ar ati ons th atare-p rovided for ins t a ntiati ng X i

25、lin x p r i mi t ive c o mp on en t s .l i b r a r y U N ISIM;-u se U NISIM.Vpo n en tsall;e nt ity shift_reg_8_co mP or t ( a , c l k ,rst :in STD_LO G IC;S TD_LOS IC);end shift_reg_8_ c om;ARCHITECTUREBEH OFhift_r e g_ 8 _ IS?p on e nt dff1Por t ( d,clk,rst : inSTD_LGGI C;q:out STD_LOGIC );us e UN

26、ISIMo VC omponent s、al 1 ;End ponen t ;Signal q:STD_LOGIC _VECT(R ( 8 DOWNTOO);BEGINq (0)<=a;d0:dff1 P ORT MAP(q(0),c 1k ,rst,q(1);dl :dff1 P O RT MAP(q(1),clk,rst,q(2);d2:dff1 PORTMA P(q( 2 ),clk, r st,q(3);d3:dff l PORT MAP ( q (3),c1 k,r s t, q (4);d 4:d f f1 PORT M A P(q( 4 ), c1 k,r s t,q(5);d5:dff1 PO R T M AP( q ( 5 ), c1 k,rst,q(6);d7:d f f1d6:dff1 POR T M AP( q (6), c lk,r s t, q ( 7 );P ORT MAP (q(7),c 1k , rs t,q(8);bv = q (4);End st r;生成语句 :libra ryI EEE;use I EE吕S TD_LOGI C_1164.ALL;u