适用於多速率DSSHF无线多媒体传输系统之低电路复杂度错误更

1、適用於多速率DS/SHF無線多媒體傳輸系統之低電路複雜度錯誤更正解碼器研究(I)Less circuit complexity RS decoder for multi-rate wireless multimedia transmission system (I)計劃編號: NSC87-2218-E-216-006 執行期限: 86/8/1 - 87/7/31主持人: 魏學文 中華工學院電機研究所副教授一、 中文摘要(及關鍵字)有限場(Finite Field)的理論在通訊及電腦領域中，扮演著一個很重要的角色。在目前普遍追求快速的運算及低電路複雜度下，我們發現低電路複雜度的 可以用來執行指數

2、、反元素、除法等較高級有限場運算。因而整合次方和細胞陣列電路、控制電路及累加器電路，建立了一個可使用於不同有限場的算術單元(AU)電路，此算術單元電路並可運算所有有限場的基本算術運算。例如乘法運算、乘法反元素運算、除法運算、指數運算及加法等。相信利用此算術單元電路，可以有效降低B C H 碼及RS碼的解碼器複雜度。Abstract The theory of finite fields plays an inportant role in communications and computers. A cellular-array power-sum circuit designed to p

3、erform the computations has been developed for higher level arithmetic operations over finite field . Based on the presented power-sum one can perform multiplication, multiplication inverse, division, and exponentiation operations. A new architecture of arithmetic unit (AU) including a modified cell

4、ular-array power-sum circuit, control circuit and accumulator circuit is possible designed and implemented for computing all arithmetic operation over finite field . Keyword: finite field arithmetic, cellular-array architecture二、 計劃緣由與目的編碼理論之發展已有非常久的時間，但是考慮到硬體製作及實用性的時間卻還不長，在目前普遍追求快速的演算下，提出一個快速的運算架構往

5、往需要複雜且龐大的硬體電路，而且不容易實現(Implement)。然而，對於某些通訊系統而言，例如無線通訊，傳送資料的速率(Bit Rate)並不需如此地快，反而需要簡單電路，且容易被實現的硬體電路。目前在基本運算電路中以乘法電路與反元素運算電路最被廣泛研究。然而站在降低整個解碼器電路複雜度觀點來看，仍有一些工作值得研究。如果能針對這些較高層次運算需求來設計硬體電路，則將會大幅降低整個解碼器的電路複雜度。在有限場運算電路之研究方向，目前大都偏重在提高運算速度以適合高速率傳輸之需求，例如 Broad-band ISDN，Video transmission等 。 然而除此之外，事實上我們也需要一

6、些低電路複雜度的電路架構來降低整個解碼器的電路複雜度 。低電路複雜度解碼器將可應用在無線數据通訊上。 在無線數据通訊傳輸中， 電路複雜度必須要降低以節省功率消耗與成本 並且一般無線數据通訊傳輸之位元率也只在數百k b/s左右， 滿足上述之考慮。 基於此要求，在基本運算電路方面，將次方和運算引入有限場基本算術運算中，是一個新的嚐試。這是因為我們發現 可以更有效率的用來執行B C H 碼的解碼工作，並且也可以有效用來執行指數，反元素等較高級有限場運算，而更進一步以此電路為核心可以整合設計出一個算術運算單元電路，執行較高階算術運算指令。將次方和運算引入有限場基本算術運算中藉以用來執行基本算術運算而設

7、計一算術單元（ Arithmetic Unit）電路，此算術單元包含了三大部份(a)細胞陣列次方和電路(Cellular - Array Power - Sum Circuit)，稱之為CP(Calculating Processor) (b) AP (Arithmetic Processor)算術處理器，利用CP加上控制訊號，計算乘法(Multiplication)，次方和(Power - Sum)，乘法反元素(Multiplicatire Inverse)，除法(Division)及指數(Exponentiation)算術運算。(c )累加器。此算術單元電路可以用來執行所有有限場的高階算術

8、連續運算，利用此算術單元電路，來執行BCH及RS解碼法能降低整個解碼器的電路複雜度。三、 研究方法與成果3.1設計原理算術單元包含了三大部份(a)細胞陣列次方和電路稱之為CP(圖一)。 (b) AP (Arithmetic Processor)算術處理器(圖二)。(c )累加器。其中細胞陣列次方和電路設計原理及乘法運算已在T06-86C-15測試報告中有詳細說明。接下來如何利用細胞陣列次方和電路來計算高階運算，將在此作說明。乘法反元素運算:除法運算:指數(Exponentiation) 運算：由上述之基本運算利用次方和電路的分析，可知我們可使用一個CP電路外加控制訊號來達成所有的算術運算。3.

9、2電路架構在算術處理器(圖二) 之電路架構中其 Input-pin計有A9-A0、 M3、M2、M1、Signal2、Signal1、Control2、Control1、Nm-1、Nm-2、Switch2、Switch2及G_Clock 合計有22個Input-Pin Output-Pin計有P9-P0 10個Pin，其使用四組10bit 之2-to-1 MUX 及一個CP、二組D-type flip-flop 暫存器、三個2-input OR閘、2個2-input AND 閘及3個反相所組成。在此算術處理器電路有四種運算動作：載入(Loading) 、乘法(Multiplication) 、

10、指數(Exponentiation)及反元素(Inverse)運算。利用(Control1,Control2) 來區分(0,0)載入、(0,1)乘法、(1,1)指數及(1,0)反元素而其它輸入控制訊號如Signal2,Signal1。整合算術處理器與累加器即成一有限場算術單元電路(圖三) ，具備了加法(Addition)、減法(Sub)、乘法(Multiplication)、除法(Division)、反元素(Inverse)及指數(Exponentiation)算術運算，此算術運算電路多了一個Input-Pin Clear 主要用以清除累加器的內容，有了算術單元電路架構我們以VLSI設計此電路

11、經功能模擬以及佈局和佈局後模擬，將此電路作成VLSI 晶片此晶片含Input-Pin A9-A0、 Control2 Control1、M3、M2、M1、Signal2、Signal1、Nm-1、Nm-2、Clear、G_clock、Switch1及Switch2Output-Pin有P9-P0Power-Pin 有Core-Power VDD、Gnd 一組及Pad_Power AC_VDD、AC_GND 二組，合計有39個I/O Pin 的晶片(圖四) 3.3模擬結果我們使用Verilog - XL來進行Gate - Level之有限場算術單元功能(Function)測試，在此我們將算術單元

12、電路以階層式設計概念，先就算術處理器(AP)之功能測試，再針對算術單元進行Verilog - XL功能測試，其相關應用之Verilog - XL功能測試分別如下：一、 算術處理器(Arithmetic Processor AP)功能測試及Verilog-XL模擬結果如下:EX1:二、算術單元(Arithmetic Unit AU)功能測試及其Verilog-XL模擬結果如下:EX1:由Timemill模擬結果得知，此算術單元電路可執行於36ns的運算週期。3.4 佈局自動佈局的流程需經Floorplaning Þ Placment Þ Routing Þ Veri

13、fication Þ 產生GDSII 資料庫等過程在佈局中我們試著加上一些條件及群組化，使得每個單位細胞能佈局在一起，並使每個單位細胞能如同陣列般排列，如此可減少因繞線而產生的延遲，提高此電路的運算速度有限場之算術單元電路的佈局如圖五3.5測試我們經由Verilog_XL模擬程式可以Check並記錄電路中每條線的0->1或1->0的變化能力，找出一組Pattern可達90 % 測試率，經由測試結果本晶片在條件下可執行於40ns運算週期與Timemill模擬結果的最長延遲時間36ns還慢約4ns。接著測試一組運算，也証明可以正確的運作於40ns時序上。 四、 結論與討論利用

14、一個低複雜電路的次方和細胞陣列電路，來執行一些在解碼運算中所需的高階運算，如乘法(Multiplication)、除法(Division)、乘法反元素(Multiplication Inversion)及指數(Exponentiation)運算在本論文中達成，再加上累加器(Accumulator)，建立了一個算術單元(AU)電路，而在VLSI超大型積體電路技術的快速發展下，使得整個算術單元電路可以輕易的製作在單一的晶片上，如此可使此算術單元的應用更加方便且運用範圍更廣。五、 參考文獻1. array multiplier for GF()”,IEEE Trans. Comput.,vol.C-20,pp.1573-1578, 1971.2. Multiplicative Inverse, and Divisions in GF(),