FPGA设计技巧-关键路径

1、FPGA设计技巧如何减少关键路径上的组合逻辑单元数在FPGA中每条关键路径上的逻辑单元都会增加一定的时延。因此为了保证关键路径能满足时序约束，设计时必须考虑在关键路径上如何减少逻辑单元的使用。下面的例子说明了如何减少关键路径上的逻辑单元个数。首先假设“critical”所经的路径是一条关键路径，在下面的例子中“Critical ”经过了 2个逻辑单元。Ml冲nut_r粧Ife. (ml or iriE or cTiiicitl tit. luincriLitn lirpinif <rririrNl r>onrriiinHflui rveiibl IOLi-frR= i肋 2 end

2、flJwvAyw 也、甘呼 dk> btninOU I &ui=rF|tind为了减少“ critical”所经过的逻辑单元数，对程序进行如下的修改,使“ critical ”经过的逻辑单元变为1个。unire(tp Ireg rmi-ree i庭,仃 Fl I or in? or noncriiiijD briTiif nonfiiucal)nul t-rmp ini iiieb*rj*ui itnip - inZt fftd1ih2 or cbOmI or ont-trnip) Irgini( (critical >tJUT=rrBOMl hnipi：o(i<_r

3、tR = in£i ruU诂柑1«严 电W严st*科u c!l(， he耳山DUf =O«前 rix)资源共享资源共享能减少宏单元的使用数量，因此在设计时同样可以通过编写合适的程序来达到资源共享的目的。下面举一个简单的例子来说明。F面是1个二选一选择器和2个加法器。明 s«mi«( sum! i吐 Siirti3 lEwnyii U or b)iMginSUII 1 i + Jj iend*l-w*yR (c fl'I d ibe聘»dllrt3c +J FerbJalways 电4 Cel or hutf orTnif 5制

4、)sumdkim i-flw?«arFi=nuin2i为了能够加大资源的利用率，重新书写代码已达到资源共享目的。cHtBjciM Iref快皿卩IE Iff trnipE n*邮* (set Cr A i>rLeg ind Z u fnpl fl clwittnpl =bjtndalwiyn ® Utl flF b OT di) bfrci.f GbI)trmp2 = h I 皿J*end*sti(rr sum = mplH-tcmp21为优化逻辑而进行的复制设计人员在利用综合工具对可编程逻辑器件进行综合时，都会面临一个问题，即综合工具并不能对复杂的设计实现最佳的布局

5、、布线结果。大多数综 合工具都有一个扇出控制。因此，为了优化设计，建议在设计代码中产生复制逻 辑，许多综合工具都可以优化复制，但必须告诉综合工具保持其重复逻辑。复制组合逻辑如果一个扇出大于1的组合逻辑不能在CLB内部实现，这时需要对组合逻辑进行复制。下面给出组合逻辑复制的例子。Hsjiign tnip & b c i fli wiys 色dk>if etl>(|2 =ti：rrT pjendjlI底J (pQFcdjeC cEk)lc£LTI可以重新书写代码达到组合逻辑复制的目的。qiWirp Trinpl ;tf酎p2e4：!；只ifln rempl F &am

6、p; b & e： Assian trni卩2=h & b ci fllw»ya (poscdgr irtk> beginIfqS = Kmp2t end砧盅聘運：(pCjscdRvql =ri?Tnp| 1fTid复制触发器为了优化设计，可对大扇出信号的触发器进行复制。因为大扇出信号能减缓布线速度，并增加布线的难度。可以通过复制触发器解决2个问题：减小扇出，缩短布线延迟；复制后每个触发器可以驱动芯片的不同区域，有利于布线。F面给出复制触发器的例子。lei .end i世” Iposc直昌电 clltjfcrg intri end =rriii-(n ftnde

7、ii 011( trri =i!nt3,iT dmiiiii 'bt i修改设计代码，可将触发器进行复制，降低tri_end的扇出。To ndbam叫眸rcff tri erh tri-eTiS tiJwii泸 翹 (pos-Hlftt eitt)h+gintri Fill iri-B IendnJw母y5 舊 1 (poKhJ护 elkbf区泌intn-tnendAsjiign oTjtf 11 ；0= Ctri-tnl >? <btnin| 1 ； s"tmH>!iigTi odiCS亠5窑)7 Jn(iijrtt£3i 1 2严叩阶层化设计随着人们设计的电路的逻辑越来越复杂，采用传统的平坦式设计来设计电路，已经不能满足设计人员的要求。因此出现了阶层化设计，即将设计任务分解到可控制模块中的方法形成阶层结构。采用阶层化设计有利设计的保存、继承。对每一个功能模块，设计人员可以建立通用的功能模块库， 既便于与其他功能模块接口，又可以再次使用，避免重复劳动。在将一个设计划分为几个模块时，最好以寄存器作为划分模块的边界。 这样有利于综合器综合出速度更快的电路。 下面这个例子说明了如何寄存模块的输出。fBK al.hjnlways g. (pOKedgr f-lk)缺