数字电子技术基础 教学课件 王友仁 等 第10章 数字系统设计基础

1、10-1在线教务辅导网：在线教务辅导网：http:/教材其余课件及动画素材请查阅在线教务辅导网教材其余课件及动画素材请查阅在线教务辅导网QQ:349134187 或者直接输入下面地址：或者直接输入下面地址：http:/第十章第十章数字系统设计基础数字系统设计基础江苏省精品课程江苏省精品课程南京航空航天大学南京航空航天大学自动化学院电子技术中心自动化学院电子技术中心10-3第十章第十章 数字系统设计基础数字系统设计基础10.1 数字系统基本结构数字系统基本结构10.2 数字系统设计方法数字系统设计方法10.3 数字系统设计举例数字系统设计举例10-410.1 数字系统基本结构数字系统基本结构数字

2、系统的基本结构数字系统的基本结构 10-510.2 数字系统设计方法数字系统设计方法10.2.1 数字系统设计方法分类数字系统设计方法分类1.自顶向下的设计方法自顶向下的设计方法 “顶顶”是指系统的功能，是指系统的功能，“向下向下”是指将系统由大到是指将系统由大到小、由粗到精分解为若干子系统，再将每个子系统分为小、由粗到精分解为若干子系统，再将每个子系统分为若干功能模块，直到变成用基本的电路实现为止。若干功能模块，直到变成用基本的电路实现为止。 在划分过程中，每个子系统都要分为执行部分和控制部分在划分过程中，每个子系统都要分为执行部分和控制部分 10-6自顶而下的系统设计方法步骤：自顶而下的系

3、统设计方法步骤：（1）对设计系统的功能进行逻辑抽象、分解。）对设计系统的功能进行逻辑抽象、分解。（2）确定实现系统功能所用的算法，将系统划分为）确定实现系统功能所用的算法，将系统划分为数据处理单元和控制单元，画出系统结构框图。数据处理单元和控制单元，画出系统结构框图。（3）设计数据处理单元。通常为各种组合逻辑电路，）设计数据处理单元。通常为各种组合逻辑电路，可采用现有集成模块，也可用可采用现有集成模块，也可用VHDL语言描述实现其语言描述实现其功能。功能。（4）设计控制单元。控制单元相当于一个时序逻辑）设计控制单元。控制单元相当于一个时序逻辑电路，可采用设计工具电路，可采用设计工具-算法状态机

4、算法状态机ASM和寄存器和寄存器传输语言。传输语言。（5）进行逻辑综合，完成系统的整体设计。）进行逻辑综合，完成系统的整体设计。10-72.自下而上的设计方法自下而上的设计方法 对现有的标准逻辑功能器件或相似的子系统加以修对现有的标准逻辑功能器件或相似的子系统加以修改、扩大，然后相互连接构成整个系统后进行调试来验改、扩大，然后相互连接构成整个系统后进行调试来验证是否达到设计要求。如果没有达到要求，可能要重新证是否达到设计要求。如果没有达到要求，可能要重新设计。设计。 缺点：（缺点：（1）没有规律可遵循，过分依赖设计者的经验没有规律可遵循，过分依赖设计者的经验和知识和知识（2）修改设计比较困难）

5、修改设计比较困难 10-810.2.2 算法状态机算法状态机ASM1.ASM图三要素图三要素 描述控制单元在不同时间内应完成的操作任务，给描述控制单元在不同时间内应完成的操作任务，给出了控制单元的状态转换、转换条件和产生的输出。出了控制单元的状态转换、转换条件和产生的输出。 ASM图中判别框和条件输出框不占用时间，图中包含的时图中判别框和条件输出框不占用时间，图中包含的时间信息隐含指定了每个时钟脉冲触发沿到来时，从一个状态迁间信息隐含指定了每个时钟脉冲触发沿到来时，从一个状态迁移到另一个状态。移到另一个状态。 10-9ASM图图状态转换及时间图状态转换及时间图2ASM图、状态图及时序关系图、状

6、态图及时序关系10-1010.2.3 寄存器传输语言寄存器传输语言RTL1寄存器间的相互传送寄存器间的相互传送 RTL是描述数字系统各寄存器之间的信息传输、信是描述数字系统各寄存器之间的信息传输、信息加工、信息存储的符号语言息加工、信息存储的符号语言 （1）无条件传送语句）无条件传送语句 BA （2）条件传送语句）条件传送语句 BA:10-112寄存器的算术运算操作寄存器的算术运算操作 0A1A 1AA1AABACBAC1AA符号表示含义寄存器A清零寄存器A置1寄存器A中的数据加1寄存器A中的数据减1寄存器A与寄存器B中的数据相加传送给寄存器C寄存器A与寄存器B中的数据相减传送给寄存器C10-

7、123寄存器的逻辑运算操作寄存器的逻辑运算操作 BACBACAC BAC符号表示含义与或非异或10-134寄存器的移位操作寄存器的移位操作 （1）线性移位可分左移和右移，每一位的值依次向）线性移位可分左移和右移，每一位的值依次向左（或向右）移位，最左端（或右端）的位被丢弃，左（或向右）移位，最左端（或右端）的位被丢弃，空位补入空位补入0值。值。（2）循环移位将线性移位丢弃的位循环回来代替补入）循环移位将线性移位丢弃的位循环回来代替补入的的0值。值。10-1410.3 数字系统设计举例数字系统设计举例 EDA的关键技术之一就是要求用形式化的关键技术之一就是要求用形式化的方法来描述数字系统的硬件电

8、路，即硬的方法来描述数字系统的硬件电路，即硬件描述语言。件描述语言。 VHDL（Very High Speed Integrated Circuit Hardware Description Language，简称，简称VHDL） VHDL语言程序的结构语言程序的结构补充知识补充知识10-16结构组成结构组成 一个完整的VHDL语言程序通常被称为实体。 VHDL设计设计VHDL文件文件程序包程序包(Package)：声明在设计或实体中将用到的常数：声明在设计或实体中将用到的常数、数据类型、元件及子程序、数据类型、元件及子程序实体实体(Entity)定义端口定义端口结构体结构体(Architec

9、ture)描述电路描述电路10-17VHDL语言的基本设计单元10-18从数字系统的角度理解10-19一个设计中通常包括的几个部分一个设计中通常包括的几个部分 (1)库(Library)(2) 程序包(Package) (3)实体说明(Entity Declaration) (4)结构体(Architecture Body) (5)配置(Configuration) 10-20（1）标准库中的程序包标准库中的程序包库名 程序包名包中定义的内容STDSTANDARDVHDL类型，如BIT，BIT_VECTOR IEEESTD_LOGIC_1164定义STD_LOGIC，STD_LOGIC_VEC

10、TOR IEEENUMERIC_STD定义了一组基于STD_LOGIC_1164中定义的类型的算术运算符，如“+”，“-”，SHL，SHR IEEESTD_LOGIC_ARITH定义有符号/无符号数类型，以及基于这些类型上的算术运算 IEEESTD_LOGIC_SIGNED定义了基于STD_LOGIC与STD_LOGIC_VECTOR类型上的有符号数的算术运算 STD_LOGIC_UNSIGNED定义了基于STD_LOGIC与STD_LOGIC_VECTOR类型上的无符号数的算术运算 10-21关于库的说明关于库的说明（1）STD库是默认的标准库，即默认是可见的，因此可以省去库的声明（2）IE

11、EE库虽得到了IEEE的认可，却常常被认为是用户的库，因此使用时需要声明 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL;10-22（2）实体说明(Entity Declaration) 描述一个设计的外貌，即定义对外的输入输出接口以及一些参数定义格式如下： ENTITY 实体名 IS GENERIC ( 类属表 ); PORT ( 端口表 ); END ENTITY 实体名; 10-23实体说明之实体说明之 PORT( (端口端口) )说明说明格式如下：PORT ( 端口名 : 端口模式 数据类型 ; 端口名 : 端口模式 数据类型 ) ;v端口名是设计者

12、为实体的每一个对外通道所取的名字v端口模式用于定义端口上数据的流动方向和方式 10-24关于信号方向关于信号方向INININOUTBUFFERINOUTOUT10-25数据类型数据类型VHDL作为一种强类型语言，任何一种数据对象（信号、变量、常数）必须严格限定其取值范围，即对其传输或存储的数据类型作明确的界定。常见的数据类型主要有STD_LOGIC(标准逻辑位)、STD_LOGIC_VECTOR (标准逻辑位向量)、BIT(逻辑位)、BIT_VECTOR(位向量)。BIT数据类型的信号规定的取值范围是逻辑位1和0。在VHDL中，逻辑位0和1的表达必须加单引号 ，否则VHDL综合器将0和1解释为

13、整数数据类型INTEGER。10-26“实体说明实体说明”举例举例触发器的实体ENTITY DFF1 IS PORT( CLK:IN STD_LOGIC; D:IN STD_LOGIC; Q:OUT STD_LOGIC );END DFF1;10-27（3）结构体(Architecture Body) 能被仿真的实体都包含有结构体一个实体可以有多个结构体。不同的结构体可以采用不同的描述方式结构体的命名只要符合标识符的规定就可以。但是结构体一般采用行为/寄存器/结构描述方式。10-28结构体的一般形式结构体的一般形式 ARCHITECTURE OF IS -声明区，声明结构体内所用的内部信号及声

14、明区，声明结构体内所用的内部信号及数据类型数据类型 -若使用元件例化，则声明所用的元件若使用元件例化，则声明所用的元件BEGIN -CONCURRENT SIGNAL ASSIGNMENTS; -PROCESS; -COMPONENT INSTANTIATIONS;END ;10-2910.3.1 数字逻辑功能电路的数字逻辑功能电路的VHDL建模建模例例10.3.1 二输入或门。二输入或门。Library IEEE；Use IEEE.STD_LOGIC_1164.ALL；Entity or_2 is Port(in1，in2：in STD_LOGIC； out1：out STD_LOGIC)；

15、 End or_2；Architecture logic of or_2 isBegin Process(in1，in2) If in1=0 and in2=0 then out1=0； Else out1=1； End If； End Process；End logic；一一 . .门电路建模门电路建模10-30例例10.3.2 二输入与非门。二输入与非门。Library IEEE；Use IEEE.STD_LOGIC_1164.ALL；Entity nand_2 is Generic（delay：TIME）；-定义delay的数据 类型为时间 Port(in1，in2：in STD_LOG

16、IC； out1：out STD_LOGIC)；End nand_2；Architecture logic of nand_2 isBegin out1out1out1out1out1=0; End case； End Process；End logic；10-33二二.组合逻辑电路建模 1 .行为级建模采用行为描述方式，着重于输入与输出间的转换行为，在三种建模方法中抽象程度最高；2 .数据流建模采用寄存器传输描述方式，着重于描述数据流的运动路线、方向和结果；3 .门级建模采用结构描述方式，将组合逻辑电路逐级分解成逻辑门电路。10-34全加器的行为级建模Entity Full_add is P

17、ort （a，b，c_in：in STD_LOGIC；c_out1，sum1：out STD_LOGIC）；）；End Full_add；全加器的真值表全加器的真值表c_in a b sum1 c_out10 0 00 00 0 11 00 1 01 00 1 11 0 01 0 11 1 01 1 10 11 00 10 11 110-35全加器的行为级建模Architecture behavioral of Full_add isBeginProcess(a，b，c_in) Variable n：INTEGER； Constant sum_1：STD_LOGIC_VECTOR(0 to 3

18、):=”0101”； Constant cout_1：STD_LOGIC_VECTOR(0 to 3):=”0011”； Begin n:=0； If a=1 then n:=n+1； End If；If b=1 then n:=n+1； End If；If c_in=1 then n:=n+1； End If； sum1=sum_1(n)； c_out1=cout_1(n)； End Process；End behavioral； 10-36全加器的数据流建模Architecture dataflow of Full_add isSignal s：STD_LOGIC； -定义信号s Begi

19、n s=a xor b； sum1=s xor c_in； c_out1a，in2=b，c_out=n1，sum=n2)；-调用Half_add元件 u1：Half_add port map(in1=n2，in2=c_in，c_out=n3，sum=sum1)； u2：or_2 port map(in1=n3，in2=n1，out1=c_out1)；-调用or_2元件End structure；10-38三三.时序逻辑电路建模 1 .锁存器、触发器的行为级建模锁存器、触发器的行为级建模Entity dff is Port(d，latch：in STD_LOGIC； -定义d为输入信号 latc

20、h为控制信号 qout：out STD_LOGIC)；End dff；Architecture behave_d of dff isBegin Process(d，latch) Beginif (latch =1) then -latch为高电平时，qout状态变化 qout=d； End if； End Process； End behave_d； 10-392.基本时序逻辑电路的建模Entity counter_updn is Port（clk，reset，set，updn：in STD_LOGIC； a，b，c，d：in STD_LOGIC; qa，qb，qc，qd：out STD_LO

21、GIC)；End counter_updn；Architecture behave_counter of counter_updn isSignal qout：STD_LOGIC_VECTOR(3 downto 0)；Begin qa=qout(3)； qb=qout(2)； qc=qout(1)； qd=qout(0)；10-40Process(clk，reset，set，updn) BeginIf (clk event and clk =1) then If (reset =0) then -同步清零同步清零qout=”0000”；Elsif (set =0) then -同步置数同步置数

22、 qout=a&b&c&d；Elsif (updn=1) then qout=qout+1； -加法计数加法计数Else qout If(a_in = 0) thennext_state = s1；out1 = 0；Elsif(a_in = 1) thennext_state = s2；out1 If(a_in = 0) thennext_state = s2；out1 = 0；Elsif(a_in= 1) thennext_state = s0；out1 If(a_in = 0) thennext_state = s0；out1 = 1；Elsif(a_in = 1)

23、 thennext_state = s1；out1 = 0；End if； End case；End process；10-43Nextstate：Process(clk) -进程2描述次态逻辑BeginIf(clkevent and clk=1) thenpresent_state If(a_in = 0) thenout1 = 0；Elsif(a_in = 1) thenout1 If(a_in = 0) thenout1 = 0；Elsif(a_in= 1) thenout1 If(a_in = 0) thenout1 = 1；Elsif(a_in = 1) thenout1 = 0；E

24、nd if； End case；End process；10-4510.3.2 数字密码锁系统设计数字密码锁系统设计例10.3.13 设计一个电子密码锁系统。设计设计一个电子密码锁系统。设计要求如下。要求如下。（1）采用三位十进制数密码，输入由采用三位十进制数密码，输入由4*4键盘按键产生。键盘按键产生。（2）设置设置START键来启动开锁程序，输入键来启动开锁程序，输入密码，按下密码，按下TEST键进行检测，密码正确键进行检测，密码正确且位数正确时产生开门信号（驱动开门且位数正确时产生开门信号（驱动开门继电器工作），密码不正确或位数不正继电器工作），密码不正确或位数不正确将产生报警信号（驱动

25、扬声器工作）。确将产生报警信号（驱动扬声器工作）。10-46（1）明确系统功能，进行逻辑抽象。 设设Clk为时钟脉冲输入信号、为时钟脉冲输入信号、RESET为复位键、为复位键、START为启动信号，为启动信号，TEST为检测键，为检测键，KAI为为开门输出信号、开门输出信号、ALARM为报警输出信号。为报警输出信号。 10-47（2）划分控制单元和数据处理单元。 10-48（3）设计数据处理单元。 代码输入模块：由于系统采用代码输入模块：由于系统采用4*4键盘输入，故代码输入键盘输入，故代码输入模块主要由消抖动和信号扫描电路组成，信号扫描电路在行模块主要由消抖动和信号扫描电路组成，信号扫描电路

26、在行和列的扫描过程中将输入的十进制数转换成相应的和列的扫描过程中将输入的十进制数转换成相应的4位二进位二进制代码。制代码。比较器模块：采用比较器模块：采用4位数值比较器比较输入密码和预置密位数值比较器比较输入密码和预置密码。码。计数器模块：计数器的模为计数器模块：计数器的模为3，每键入一个数值，计数器，每键入一个数值，计数器加加1，当计数器状态从，当计数器状态从00011011时，说明已键入三个时，说明已键入三个数值，向控制器输出一个信号数值，向控制器输出一个信号Y。数据选择器模块：采用数据选择器模块：采用4个个3选选1数据选择器，计数器的状数据选择器，计数器的状态输出作为态输出作为4个数据选

27、择器的地址输入信号。个数据选择器的地址输入信号。 10-49电子密码锁数据处理单元的层次结构框图电子密码锁数据处理单元的层次结构框图10-50（4）设计控制单元。S1：表示密码锁处于初始状态。S2：表示密码锁处于密码输入状态。在S1状态时按START键后进入此状态。在输入密码过程中想重新输入则可再次按START键，再次返回到S2状态并对计数器清零。S3：表示计数器加1状态。在S2状态下输入密码和预置密码的比较结果相同进入此状态。计数器的输出信号Y=0回到S2状态，Y=1时按下TEST键进入S4状态。10-51（4）设计控制单元。S4：表示密码锁处于开锁状态。按复位键RESET可回到初始状态S1

28、。S5：表示报警状态。在此状态下，警铃（蜂鸣器）会响，按动复位键RESET可回到初始状态S1。10-52状态转换及控制表状态转换及控制表当前状当前状态态 控制输入（条件）控制输入（条件）下一状态下一状态控制输出（动控制输出（动作）作）S1START=1 S2CLRN=1S2START=1 S2CLRN=1START=0and TEST=1 S5ALARM=1START=0and TEST=0and B=1 S3EN=1S3Y=0 S2Y=1and TEST=1 S4KAI=1S4RESET=1 S1S5RESET=1 S110-53（5）逻辑综合电子密码锁仿真时序波形图电子密码锁仿真时序波形图10-5410.3.3 数字频率计系统设计数字频率计系统设计 例10.3.14 频率计采用三位十进制数显示，其测量范围为1kHz，最大读数为999Hz。假设被测试的输入信号是经过预处理的符合CMOS电路要求的脉冲信号。数字频率计的结构框图数字频率计的结构框图10-55数字频率计的系统层次结构数字频率计的系统层次结构10-56本章小结（1 1）本章主要内容）本章主要内容 本章首先介绍数字系统的基本结构、设计本章首先介绍数字系统的基本结构、设计方法，然后介绍了