触发器逻辑功能测试

1、实 验 六 触发器逻辑功能测试一、实验目的1深刻掌握触发器的三个基本性质：两个稳态、触发翻转和保持。2掌握触发器的分类方法基本触发器和时钟触发器。3掌握基本触发器、时钟触发器的使用方法和逻辑功能的测试方法。4掌握时钟触发器的触发方式。5熟悉触发器之间相互转换方法。二、实验器材1数字实验箱： 一台2集成电路： 74LS00、74LS04、74LS74、74LS112 各一片3示波器：一台（选用）三、预习要求1复习基本触发器和时钟触发器的结构。2复习RS、D、JK、T、T触发器的逻辑功能和触发方式。3熟悉本实验所用门电路型号及其管脚排列。4复习不同逻辑功能触发器间的转换，画出DT、DT、JKT、J

2、KT的逻辑图。四、实验原理（一）触发器的性质：触发器是一种具有记忆功能的二进制信息存储器件，是构成各种时序电路的最基本逻辑单元。触发器的输出端通常标志为Q，多数集成触发器还有反相输出端。触发器具有三个基本性质： 两种稳定状态：触发器有两种稳定状态：1态和0态，Q=1称为触发器的1态；Q=0称为触发器的0态 触发：在一定的外加信号作用下，可以从一种稳定状态转变到另一种稳定状态（10或01），称为触发。 保持：当外加信号消失后，能将获得的新状态保持下来。（二）触发器的分类：根据不同的需要，触发器的分类主要有以下三种方法：a根据是否需要时钟脉冲，将触发器可以分为两大类：一类是不需时钟脉冲的触发器，称

3、为基本触发器，另一类是必须有时钟脉冲输入的触发器，称为时钟触发器。 b根据触发器的结构不同可分为：基本触发器、同步触发器、主从触发器、边沿触发器、维持阻塞触发器等类型；5.1由与非门组成的基本RS触发器特性表0000011*1*1*1*001101110011000100111111010110* 当时，；在这种情况下，若同时变为1，则和的状态不定，因此的状态应禁止。c根据逻辑功能不同又可分为：RS触发器、D触发器、JK触发器、T触发器、T触发器等类型。图5.1 由与非门组成的基本RS触发器1基本RS触发器电路与工作原理：用与非门组成的基本RS触发器电路结构如图51（a）所示。图中和是控制信号

4、输入端，简称输入端，和和是输出端。这种触发器具有置0、置1和保持三种功能。逻辑特性见表51所示。表中Qn为触发前的状态（初态），由于触发器状态的变化与Qn有关，所以也将Qn作为一个变量称为“状态变量”；Qn+1为触发后的状态（次态）。含有状态变量的真值表称为 “触发器的特性表”。 由表51可知： 当0且=1时，输出端Q=1 =0，这时为置1状态。 因此，称为置1端，又称置位端，低电平有效。 当0且1时，输出端Q=0 =1，这时为置0状态。因此，称为置0端，又称复位端，低电平有效。总结可知，当与不同（即相反）时，Q的状态与S相同。 当1时，触发器保持原先的1或0状态不变，这时为保持状态。图5.3

5、 由基本RS触发器组 成的无抖动开关图5.2 机械开关触点抖动造成毛刺 当、同时输入低电平时（即），这时=1，不符合RS触发器的逻辑状态定义（既不是0态也不是1态）；而且，若、同时由低电平恢复为高电平时，Q的状态可能为1,也可能为0（输出状态不定，取决于两个与非门的传输延迟时间）。这种情况对触发器来说是不允许的，称为禁止状态。基本RS触发器也可以用两个“或非门”组成，此时R、S高电平有效。基本RS触发器应用实例：用基本RS触发器可组成一个输出信号无抖动的阶跃信号发生器，它可产生无抖动的上升沿和下降沿。工作原理：在数字电路实验中，有时需要上升沿信号（由低电平跳变至高电平的阶跃信号，标志为“”），

6、有时需要下降沿信号（由高电平跳变至低电平的阶跃信号，标志为“”）。从原理上说，用单刀双位开关可产生上升沿或下降沿信号，如图5-2（a）所示。将动触点由扳向时，产生上升沿信号；由扳向时，产生下降沿信号。但是实际应用中，由于机械开关本身的特点，在触点接通和断开的瞬间存在多次接触（抖动）现象，因此由开关直接产生的信号边沿存在许多毛刺，如图52（b）所示，不能用于实验。将单刀双位开关与基本RS触发器组成的阶跃信号发生器，可以消除触点抖动所产生的信号毛刺。采用TTL与非门组成的无抖动开关电路如图53所示。边沿信号由Q端输出（如果采用CMOS与非门构成电路，则在图中、端必须加上拉电阻。） 产生上升沿信号：

7、开关动触点平时扳在端，使= 0、= 1，这时Q= 0。当需要上升沿信号时，将开关扳向端，使= 0、= 1, 则Q由01，产生上升沿信号。触点抖动不会使这个上升沿产生毛刺。这是因为当动触点脱离点时，由0变1，这时因为动触点尚未与接触，（动触点的运动有一段行程），所以尽管有抖动，即多次0101变化，但因1，所以触发器或者为置零态（= 0，），或者保持态（= 1），因而Q = 0 不变。当动触点彻底脱离点后，才能与点接触，这时，1。尽管在动触点与点接触时，又有抖动，即多次1010变化，但在第一次为零时，Q端已经置为1，在以后的多次抖动时，触发器或置1（0）,或保持（1），总之Q=1 不变。因此，可以

8、获得一个没有毛刺的上升沿信号。 产生下降沿信号：开关动触点平时扳在端，= 0、= 1，这时Q= 1。当需要下降沿信号时，将开关扳向端，使= 1、= 0, 则Q由10，产生下降沿信号。原理同上。 2 时钟触发器时钟触发器按逻辑功能分，有以下五种：RS 触发器、D触发器、JK触发器、T触发器和T 触发器。图5.4 同步RS触发器它们的触发方式，按电路结构不同，通常有两种不同的触发方式：电平触发（高电平触发、低电平触发）和边沿触发（上升沿触发、下降沿触发）。（1）时钟触发器的逻辑功能 同步RS触发器图5.5 D触发（锁存）器电路表5.2 同步RS触发器特性表CPSRQnQn+10×

9、5;×Qn10000100111010010110110011101111101*11111* CP回到高电平后状态不定图54（a）为同步RS触发器的电路结构图。图中G1、G2组成基本RS触发器；G3、G4是同步控制门，S和R是控制信号输入端，CP是时钟信号端，用于同步控制。CP为低电平时，门G3、G4处于关门状态，G3、G4的输出是高电平，由G1和G2组成的基本RS触发器处于保持状态，这时S、R端信号的改变不会影响和端。当CP为高电平（即时钟正脉冲到来）时，G3、G4开门，根据控制信号S和R的值，使触发器和端发生相应变化（被触发），CP=1时其特性与基本RS触发器相同。同步RS触发

10、器的特性表见表52。其特性方程为： 同步D触发器 同步D触发器又称D锁存器，是一种由同步RS触发器演变而成、只有一个输入控制端（D端）的触发器。图55（a）是同步D触发器的逻辑电路图。图中G1、G2组成基本RS触发器，G3、G4为同步控制门。在CP=1的期间，改变D端的信号，可使触发器置“0”或置“1”。不难推测其特性：a CP高电平有效，只有CP=1时G3、G4开门，才可使触发器改变状态（触发）。b CP=1，D=1时，基本RS触发器置“1”，Q=1。c CP=1，D=0时，基本RS触发器置“0”，Q=0。表5.3 D触发器的特性表CPDQnQn+10××Qn100010

11、1011011111d CP=0时，G3关门，G3、G4的输出都是高电平，基本RS触发器为保持态，所以D触发器保持，不能改变触发器状态。由于Q的状态在触发后等于D，而且能够保持D的状态，所以D触发器被称为D锁存器。表53是D触发器的特性表。D触发器的特性方程为： 主从RS触发器上述的同步型触发器由CP脉冲控制触发，可以使电路中的元件同步工作，因此比基本型触发器使用起来更为方便。但是，在CP有效期间，控制端信号（R、S）的变化会直接影响触发器的状态（Q），即R、S端的多次变化会影响Q端也多次变化，这种直接控制作用会使电路的工作可靠性降低，因此人们开发了“主从式触发器”，以防止CP有效期间输入对输

12、出的直接控制作用。主从式RS触发器的电路结构见图56（a）所示。整个电路由两个同步RS触发器构成。图中G1、G2、G3、G4为从触发器部分，G5、G6、G7、G8为主触发器部分。在CP高电平时期， G7、G8开门，主触发器改变状态，R、S信号控制改变，由于G9的反相作用，使G3、G4的CP端为低电平，G3、G4关门，保持不变；在CP由高电平转变为低电平的瞬间，G7、G8关门，主触发器保持，不再改变，而CP变为高电平，G3、G4开门，从触发器改变状态，由决定的状态。主从RS触发器的特性表见表5.2 主从RS触发器特性表CPSRQnQn+10×××Qn1×&

13、#215;×Qn0000001101000110100110111101*1111* CP回到高电平后状态不定表5.2，特性方程与同步RS触发器的特性方程图 5.6 主从RS触发器的电路结构和逻辑符号相同。 主从JK触发器：表5.5 主从JK触发器特性表CPJKQnQn+10×××Qn1×××Qn00000011010001101001101111011110图5.7 主从JK触发器电路结构与符号主从RS触发器克服了输入数据（R、S端）对输出端（）直接控制的缺点，但是由于存在约束条件，所以触发器的状态没有得到充分利用。为使输

14、入信号S=1、R=1时触发器也有确定的输出，可以把引入到输入控制门作为辅助输入端，由于总是相反的，总会有一个为零，因此，在CP为1和输入信号同时为1的条件下，经与非门G7、G8之后，主触发器的基本RS触发器（G5、G6）的输入信号不会出现同时为零的情况，避免了主触发器的输出同时为1的情况，使从触发器的状态确定。这种结构的触发器称为主从JK触发器。J、K为控制信号输入端（相当于主从RS触发器的S、R端）。电路结构图见图57，图中是直接置位端，是直接复位端。特性表见表55。由表中可以看出：a CP下降沿有效（标志为“”），只有CP由高电平转变为低电平的瞬间，才可使触发器改变状态（触发）。图5.8

15、T触发器b ，主从JK触发器置位，Q=1。c ，主从JK触发器复位，Q=0。d ，主从JK触发器保持，。e ，主从JK触发器翻转，。JK触发器的特性方程为： 表 5.6 T触发器特性表CPT0××1××000011101110 T和T触发器 T触发器是一种只有一个控制端T、具有保持和反转两种功能的触发器。将JK触发器的J、K端相连，令便得到T触发器。图58为T触发器的逻辑图，表56为其特性表。T触发器的特性方程为： T触发器的逻辑功能可以概括为：时，,保持；时, ,翻转。如果T输入端恒为高电平，T触发器 就成了T触发器（可以看成是T触发器在T=1或JK触

16、发器在条件下的特例），它没有控制输入端，因而也没有驱动表。T触发器的特性方程为： （2）时钟触发器的触发方式不同结构的时钟触发器对CP脉冲的响应方式不同，可以按照触发方式将时钟触发器分为三类，即：电平触发、边沿触发和主从触发。在使用时钟触发器的时候，必须注意触发方式，搞清需要何种触发信号（即时钟信号CP），触发器何时翻转等问题，才能保证整个电路稳定、正确的工作。 电平触发电平触发是指触发器状态的转变是在时钟信号为高电平或低电平期间发生。根据电路结构不同，又分高电平触发和低电平触发两种方式，图54中的同步RS触发器和图55中的同步D锁存器，就是高电平触发的触发器。由于这种触发方式在有效电平的整个

17、期间都会发生状态的改变，所以电路的可靠性较差。边沿触发 边沿触发是指触发器状态的转变是在时钟信号的上升沿或下降沿发生。根据电路结构不同，分上升沿触发和下降沿触发两种方式。有些触发器仅在时钟脉冲CP的上升沿（01变化边沿, 用“”或“”表示）才能接受控制输入信号（控制信号是指R、S、J、K、D、T等端的信号），并同时改变状态（和），所以这种触发方式称为上升沿触发，图59 所示为上升沿触发的D触发器逻辑符号。有些触发器，仅在时钟脉冲CP的下降沿（10变化边沿，用“”或“”表示）才能接受控制输入信号，改变状态。这种触发方式称为下降沿触发。图5-11 所示为下降沿触发的JK触发器的逻辑符号。 主从触发

18、方式 由图56和图57所示的主从触发器内部电路可知，在 CP脉冲输入高电平期间，主触发器接受控制输入信号，CP下降沿时刻从触发器可以改变状态向主触发器看齐。图56（b），图57（b）是主从触发器的逻辑符号。 三、实验内容及步骤 1基本触发器实验按以下实验步骤，用2输入四与非门74LS00组成基本RS触发器，测试其逻辑功能。 将74LS00插入实验箱中。按图51（a）接线，其中和分别接两只发光二极管，、分别接逻辑开关K1和K2，别忘记接上电源线和地线 拨动逻辑开关K1和K2, 按表51设定输入信号和的状态，观察输出和的状态，记录逻辑关系。2 时钟触发器实验实测并验证集成触发器74LS74和74L

19、S112的逻辑功能。 双上升沿D触发器 74LS74实验图5.10 D触发器实验线路图图5.9 双上升沿D触发器74LS74引脚排列和逻辑符号74LS74内含两个相同的D触发器，上升沿触发，有预置端和清除端（即直接置位端和直接复位端）。其电路符号和引脚排列如图59所示,特性表见表57。图中D为控制信号端；CP为时钟信号端，上升沿有效；是直接置位端、是直接复位端，都是低电平有效。表5.7 D触发器74LS74特性表CPDQnQn+101×××110×××000×××1*110××Qn11

20、1××Qn11000110101110111111*禁止状态 将74LS74 芯片插入实验箱IC 空插座中，按图510 所示D触发器实验线路图接线，其中1D、1、1分别接逻辑开关K1、K2和K3，1CP接单次脉冲信号（使用实验箱中的单次脉冲信号（Single Pulse）或自己按 图53接线制作一个无抖动开关）。输出端1和1分别接二只状态指示灯。注意VCC连接5V，GND连接地线。 接通电源，按以下要求验证D触发器功能：a直接置0: 将1（K2）=1，1（K3）=0, 则置为0，按动单次脉冲按钮，输入单次脉冲（产生上升沿），状态应不变，改变1D（K1），仍不变。图5.12

21、74LS112 实验电路b直接置1：将1（K2）=0，1（K3）=1， 则置为1，输入单次脉冲（产生上升沿），状态应不变，改变1D（K1），仍不变。c置1和置0：将1（K2）=1，1（K3）=1。若1D（K1）1，输入单次脉冲（产生上升沿）， 则置为1；若1D（K1）0，输入单脉冲（产生上升沿）， 则置为0。d翻转：将1D接到K1的导线去掉，而把和1D相连接，输入（按动）单次脉冲，观察在脉冲上升沿时翻转，即。这时是T触发器功能。e动态测试：（选作）使用数字实验箱中所带的脉冲信号发生器（Pulse Out）产生1KHz的脉冲信号，将脉冲信号输入上项实验所连接而成的T触发器CP端，用示波器观察CP

22、端和Q端的波形，注意CP信号的有效触发沿，记录波形。（2）双下降沿JK触发器74LS112实验表5.8 双JK触发器74LS112特性表CPJKQnQn+101××××110××××000××××1*110×××Qn111×××Qn110000110011110100110110111001111011111101111110*禁止状态图5.11 74LS112 双JK触发器的外管脚排列图74LS112 内含两个相同

23、的JK触发器，下降沿触发，有预置和清除端（即直接置位、复位端）。其电路符号和引脚排列如图511所示。图中J、K为控制信号端；CP为时钟信号端，下降沿有效；是直接置位端、是直接复位端，都是低电平有效。特性表见表58 将 74LS112芯片插入实验箱IC空插座中，按图512 JK触发器实验线路图接线，其中1CP接实验箱的单次脉冲信号，1、1、1J、1K分别接逻辑开关K1K2K3K4，VCC接+5V，GND接地。验证以下逻辑功能。 接通电源，按以下步骤验证下降沿JK触发器功能：a直接置0：将1（K1）=0, 1（K2）=1时, 则=0。b直接置1：将1（K1）=1, 1（K2）=0时, 则=1。c置0：当1= 1，1=1时，将1J（K3）=0，1K（K4）=1，输入单次脉冲，则在CP下降沿时，输出为0。继续输入单次脉冲，保持0不变。d置1：将1J（K3）=1，1K（K4）=0，输入单次脉冲，则在CP下降沿时，输出为1。继续输入单次脉冲，保持1不变。e保持：将1J（K3）=0