ASIC的器件编程实现方法

1、第九章 ASIC的器件编程实现方法对于数量较大的专用集成电路, 采用版图设计的方法进行批量生产较为合适。但当所要ASIC的数量较小, 或者仅仅是为某些样机研制几个样片, 那么,在电路规模许可的情况下, 用可编程器件的方法来实现, 将是更易被接受的选择。可编程器件是一个统称, 它包括可编程ROM系列、可编程逻辑器件(PLD)系列以及规模和功能都大大上了一个档次的现场可编程门阵列(FPGA)系列。可编程器件的编程方法可以分成两类, 即工厂的掩膜编程方法和用户的现场编程方法。可编程ROM系列中的ROM和可编程逻辑器件中的PLA就属于前者, 而其余的都属于后者。由于用户现场编程方法有着十分明显的优越性

2、, 因此具有十分强大的生命力和发展潜力。 9-1可编程只读存储器系列由只读存储器(Read Only Memory)发展起来的可编程只读存储器, 自问世以来, 其家族成员就在不断地发展壮大、推陈出新, 形成了一个器件系列, 是使用最早、而又被使用至今的倍受欢迎的可编程器件。其家族成员除了大家都已很熟悉的ROM外, 主要包括PROM、EPROM、EEPROM ( E2PROM ) 等。下面就来介绍它们的基本结构和工作原理。 9-1-1 PROM ( Programmable ROM )如前所述, PROM的发展前身来自于只读存储器ROM, 所不同的是, ROM需要工厂掩膜编程而PROM是可以用户

3、现场编程的。PROM通常为双极型结构, 有熔丝型和结破坏型两种。出厂时均为全“0” ( 或全“1” ) 的ROM阵列, 用户可根据需要, 在自己的工作现场用电的方法对其进行“写入”操作, 写入的数据为不可改变的永久性信息。因此PROM也被称为“一次性可编程只读存储器”。图9-1为熔丝型PROM阵列中晶体管的工作结构示意图。阵列中每一个双极型晶体管的发射极都通过一根熔丝接地, 当“字线” 被选中时( 即“字线”上加一高电平) , 晶体管导通, 集电极( 也就是“位线”) 有一低电平输出, 这象征着PROM的每一位都存储着一个“0”。当用户要将自己的0、1数据写入该器件时, 只要将准备写入“1”的

4、那些晶体管通入一个大电流( 比如200mA), 将发射极上的熔丝烧断, 这样, 当“字线”再次被选中时, 这些晶体管就无法导通, 集电极“位线”上就会获得高电平, 相当于在这些“位”上存储了“1”数据。因此, 写PROM的过程有时也被称为是“烧”的过程。图9-2 是结破坏型PROM的单元结构示意图。它由一对背靠背的晶体二极管组成, 当“字线”被选中( 加一高电平) 时, 由于下面那只二极管处于反偏截止状态, 使得该支路没有电流流过, 因此“位线”处于低电平, 这当于所有这些位上都存储的是“0”信息。当用户需要向这种PROM中写入自己的数据时, 只需用恒流源将那些准备写入“1”信息的位的反偏二极

5、管击穿, 这样, 如果字线再次被选中, 二极管支路中处于正偏的那只二极管中就会有电流流过, 位线就会获得高电平, 相当于“1”电平被存储了进去。图9-1熔丝型PROM单元结构 图9-2 结破坏型PROM单元结构不论是熔丝型PROM还是结破坏型PROM, 由于熔丝的烧断和二极管的击穿都是不可逆的物理行为, 因此, PROM中的数据是一次写入, 永久保存的, 是不可改写的一次性器件。这一特点与下面将要介绍的“可擦除式”PROM完全不同。 9-1-2 EPROM (Erasable Programmable ROM)可擦除式PROM采用的是具有可逆工作机理的“浮栅雪崩注入MOS电路”,如图9-3所示

6、。图中, MOS管的源极S接位线(B), 漏极D接字线(W), 栅极G不外接。这种栅极与普通MOS管的栅极不同, 它是做在绝缘体内部的“浮栅”(栅的电平可浮动)。浮栅平时不带电荷, 相应地, MOS管内没有感生导电沟道。当字线加有高电平(字线被选中)时, 源漏极之间是绝缘的, 也就是说位线上获得的将是低电平。当用户要写入“1”数据时, 首先在相应MOS管的D端加上一个相当高的电压, 足以使漏极和接地的衬底之间反偏至雪崩击穿发生,这时会有部分正电荷在隧道效应的影响下穿过极薄的绝缘层到达浮栅,并在浮栅上积聚起来。当D端的高压撤去后, 这些存留在浮栅上的正电荷就会在衬底上感应出相应的负电荷, 形成反

7、型层沟道, 使MOS管的源漏极导通。不难分析, 当这些MOS管的字线再次被选中时, S端的位线上获得的将是高电平“1”。图9-3浮栅雪崩注入MOS管 图 9-4叠栅MOS管结构由于雪崩击穿现象是可以多次发生的( 前提是要适当控制使管子不致烧毁), 因此只要能使浮栅上的电荷跑掉, MOS管源漏极之间的沟道就会消失, 管子就可回到原始状态, 这相当于擦除了原有写入信息, PROM又可以重新使用了。紫外光的照射可以使浮栅上的电荷获得能量, 穿过绝缘层, 跑回衬底。因此, 这样的PROM被称为是(光)可擦除式PROM。 9-1-3 EEPROM (Electrical Erasable Program

8、mable ROM)EEPROM亦即E2PROM, 它与普通浮栅MOS管不同的是在浮栅上部又增加了一个控制栅极, 形成“叠栅”结构, 如图9-4所示。若在源漏间施加高压的同时, 也在Ge上附加一个高压, 以加速电子的运动, 则部分获得高能量的电子就会越过绝缘层而被浮栅俘获。当高压消失后, 注入浮栅的电子由于处于绝缘层的包围之中, 不会泄漏。这种注入电子的叠栅管, 由于浮栅电子的屏蔽作用, 具有较高的阈值电压, VT 10V。也就是说, 为了让这种MOS管形成导电沟道, Ge上要加非常高的开启电压。而那些没有注入电子的叠栅管, VT 2V, 在正常的电路工作电压下( D和Ge为5V), 即可处于

9、导通状态, 记为“1”状态。高阈值电压的管子不能导通, 仍为断开状态, 记为“0”状态。这就是对E2PROM进行“写入”的过程。“擦除”时, 源漏间施加高压, 而Ge加0V电压, 这种状态与普通浮栅MOS管类似, 所以雪崩现象发生, 空穴(正电荷) 被注入浮栅而中和电子, 浮栅消除了电子, 存储单元由“0”变为“1”。 9-2可编程逻辑器件可编程逻辑器件 (Programmable Logic Devices ) 简称PLD, 包括可编“与”逻辑、可编“或”逻辑的PLA器件, 可编“与”逻辑、固定“或”逻辑的PAL器件, 以及在PAL基础上发展起来的、I/O端口亦可编程的GAL器件。下面就分述

10、如下: 9-2-1可编程逻辑阵列PLAPLA是Programmable Logic Array 的缩写。根据布尔代数理论, 任何组合逻辑的逻辑功能最终都可以转化为“与”之“或”的逻辑表达形式来实现, F = AB + CD + 就是“与”之“或”的逻辑表达形式的例子。据此, 人们可以设计出这样的一种通用结构: 首先用A、B、C、D等诸如此类的输入变量( 以及它们的反变量) 构成一个能完成“与”逻辑功能的“与”阵列, 然后用“与”的结果, 也就是“与”阵列的输出来构成一个能完成“或”逻辑功能的“或”阵列。这样, 在“或”阵列的输出端, 我们就不难得到预期的逻辑结果了。图 9-5向我们揭示了这样的

11、一种可编程结构。图9-5阵列中的每一只MOS晶体管, 其栅极都有两种状态, 要么开引线孔,使栅极与外面的金属线相连, 要么不开引线孔, 外面的金属连线无法对该MOS管进行控制。这样,当金属连线在输入变量的控制下变成高电平时, 所有MOS管都会处于两种状态中的一种: 要么受栅极高电平的控制导通, 输出低电平“0”,要么不受控制, 输出高电平“1”。“与”阵的输出结果传到“或”阵的输入后, 在同样的工作机制下, 在“或”阵的输出端得到想要的计算结果。根据图9-5栅极的连接情况,可得到下列逻辑功能:p1 = p2 = p3 = OR矩阵AND矩阵图 9-5PLA结构由于对栅极进行选择性开引线孔的过程

12、实际上就是对电路进行编程的过程, 而引线孔开与不开, 只能通过芯片生产过程中的掩膜板加以控制。因此PLA器件是一种工厂掩膜编程的器件, 与其它需要掩膜板的ASIC芯片设计生产情况相比, PLA器件具有如下的一些优缺点:PLA的主要优点:设计成本低 - 用户只需定制一块引线孔掩膜板即可。设计周期短 - 定制的引线孔掩膜板的数据很容易通过计算机自动生成。用户输入布尔方程式或逻辑状态表, 计算机经过布尔最小化处理, 优化逻辑表达式, 减少乘积项, 即可转化为所要的PLA版图数据了。设计验证易 - 只需检查栅极的连接情况是否正确即可。PLA的主要缺点:芯片面积大 - 因为不论是对于“与”阵列还是“或”

13、阵列, 作为输入变量的原变量和反变量都必须给予保留, 这就使得器件的利用率很低, 一般只有50%左右。工作速度低 - 因为采用的是较大规模的矩阵形式, 连线较长, 特别是当输入变量个数较多时。与其它实现方式相比, PLA的工作速度较低。 9-2-2可编程阵列逻辑PAL七十年代末, 人们根据对大量PLA应用实例的分析, 提出可编“与”阵列加固定“或”阵列的方案, 并认为在通常情况下,“或”阵列输入端pi的个数 ( 即乘积项数) 只要六个就足够了。同时, 参照PROM的现场编程技术, 一改“掩膜编程”这种需要厂方介入的传统方法, 让设计者可自己“烧”逻辑。比如事先将所有晶体管的某一个极接触都做成熔

14、丝型连接的, 用计算机产生的编程数据, 对那些不需连接的极通上大电流烧断, 即可实现编程。这一方法即为可编程阵列逻辑PAL( Programmable Array Logic ), 它结合了PLA技术编程灵活( 逻辑功能强) 和PROM技术编程容易(无需掩膜、成本低) 的优点, 且“或”矩阵固定, 使器件结构减小、速度加快, 弥补了PLA的不足。 9-2-3通用阵列逻辑GAL八十年代初又发明了GAL (Generic Array Lagic ) 器件, 使PLD进入了一个新阶段。GAL除了同PAL一样, 采用可编程“与”阵列、固定“或”阵列的结构之外, 还采用了相当于EEPROM所采用的叠栅工

15、艺, 因而是“电可擦写”的。这一性能使得GAL与一次性的PLA、PAL器件不同, 可反复擦写, 用以实现不同的逻辑编程。这对专用电路开发研制阶段资源的重复利用很有好处。另外, GAL的输出端也设计成可编程的宏单元结构, 通过对若干个变量的控制, 可将输出设置成组合逻辑输出、时序逻辑输出、三态输出及双向输入/输出等等。 GAL器件的实际编程操作分两步进行( PAL器件也是如此), 这就是软件编程和硬件编程。软件编程是通过计算机将待实现的布尔表达式或逻辑描述, 编译成可写入GAL的编程文件 - 统一格式的JEDEC文件, 再送入硬件编程器, 完成对GAL的物理编程。目前, GAL器件的不足之处在于

16、: 规模限制在2000门以下, 门的平均利用率只有30% - 50%。为此, PLD厂家都在致力于结构的改进和创新, 八十年代中后期人们曾预期: PLD器件的性能将随着芯片工艺技术和编程工具的发展以及新结构的提出而有新的突破。现场可编程门阵列FPGA( Field Programmable Gate Array) 技术就正是应验了这一预言的新的突破。 9-3现场可编程门阵列现场可编程门阵列FPGA器件自八十年代末、九十年代初问世以来, 立即显示了其强大的生命力和广阔的应用前景。这首先应归功于它大容量的规模可满足绝大多数专用电路甚至系统设计的需要; 其次, 它最先进的工艺可保证高要求电路或系统性

17、能的实现; 第三, 完备的开发工具可将用户的设计从电路图输入到逻辑仿真验证到电路的最终物理实现集成化到一台普通的PC机上。这些特点使得广大的系统设计人员在进行样片的研制时如鱼得水, 得心应手。既解决了生疏的版图设计的烦恼, 也降低了样片样机的试制成本, 更由于计算机全自动的电路实现功能而大大缩短了设计周期, 赢得宝贵的时间。美国的Xilinx 和Actel 是最早推出FPGA系列产品的公司。 9-3-1FPGA的结构现场可编程门阵列的结构如图9-6所示(本章示图均采用Xilinx公司的产品)。从图中可见, 与一般半定制门阵列的单元结构不同, FPGA的基本单元由三类模块组成, 一类是被称之为C

18、LB ( Configurable Logic Block) 的可构造的逻辑模块, 它的功能是实现各种逻辑操作,由组合逻辑部件、D触发器、多路选择器组成, 其内部结构见图9-7; 第二类是开关矩阵( Switching Matrix ) 模块, 它的功能是完成复杂的内连线网络连接, 其内部结构见图9-8。第三类是输入/输出模块( I/O Block ), 可根据需要实现输入、输出、双向、延迟、三态等各种输入/输出功能, 其内部结构见图9-9。除了以上三种基本模块之外, 还有许多起辅助作用的元器件和连线, 如PIPs - Programmble Interconnect Points 可编程的内

19、连点BIBs - Bidirectional Interconnect Buffers 双向内连缓冲器VLL - Vertical Long Line 垂直长线, 在垂直方向起快速通道作用HLL- Horizontal Long Line 水平长线, 在水平方向起快速通道作用以及三态缓冲器( 3 - State Buffer)、全局网络( Global Net )等等, 均见图9-10。目前, 商品化的FPGA产品很多, 且各有特点。比如Xilinx公司的产品, 它的FPGA芯片由一块EPROM驱动, 所有的ASIC设计数据都写入EPROM而不是直接写入FPGA芯片。将这块EPROM与FPGA

20、芯片相连, 工作时, 在通电的瞬间, 先由EPROM将其内部的设计数据灌入FPGA, 形成具体的工作电路, 完成ASIC的特定功能。断电后, FPGA芯片上的这些数据自然丢失, 又变成一块通用的FPGA芯片, 可移作它用。Actel 公司的芯片却是一次性的, 它将采用反熔丝技术的PROM做在FPGA芯片内部, 这样工作时可不必额外拖带一块EPROM电路,因此是各有千秋。Xilinx公司的产品可分几个系列, 最早是2000系列、3000系列, 后来又推出4000系列等。不同的系列代表着不同的芯片结构, 也体现了结构设计与芯片加工工艺技术不断进步的时代脉搏。对于同一种系列, 由于芯片规模的不同,

21、产品还可分为不同的名称, 比如3000系列中的XC3020、XC3042、XC3090就分别代表了2000门的规模、4200门的规模CLB I/O B SM INTERCONNECT图9-6 FPGA的芯片结构和9000门的规模。更进一步, 对于同一种名称的产品, 由于采用的封装形式的不同, 管脚数的不同, 以及工作频率的不同等, 还可以冠以不同的型号, 比如XC3042-70PC84C, XC3042-100PC84C就分别代表了70MHz工作频率和100MHz工作频率、扁平封装、84管脚的器件。表9-1给出了XC4000系列芯片结构的详细说明图9-7 可构造的逻辑模块CLB 每一个CLB包

22、含一个组合逻辑单元；两个触发器和一个由可编程存储器控制的功能多路选择器。它有：5个逻辑变量输入端.a, .b, .c, .d,和.e 1个数据直接输入端.di 1个使能时钟.en 1个时钟（可反相的）.k 1个异步复位端.rd 2个输出端.x和.y 9-3-2FPGA的优点现场可编程门阵列, 这一名称实际上反映了FPGA的本质特点, 即它是现场可编程器件与门阵列结构的一个有机结合, 因此它应该具有这两种技术的共同优势与特点。从前面的叙述可知, 作为现场可编程器件,它有如下一些优点:不需工厂介入, 用户可在自己的工作现场实现编程, 设计周期大大缩短。不需掩膜设计, 设计方法简单易学, 很受系统设

23、计师的欢迎。属于标准产品, 要多少用多少, 不会有用户产品的库存积压。图 9-8 开关阵列SM及其连接作用具有可擦除性, 发现错误随时改正, 降低样品研制成本。但它同样具有一些弱点, 比如:有限的结构, 以单管为基本编程单元, 编程不够灵活。密度低, 芯片面积的利用率不高。由于结构所限, 电路的性能不可能很高。开发工具较原始。与此相反, 门阵列结构却有着完全不同的特点。优点如下:以可以独立完成逻辑功能的门为基本单元, 既灵活又使功能大大增强。密度相对较高, 芯片面积的利用率较为合理。电路性能较好。具有先进的开发工具(如电路的逻辑仿真, 全自动的布局布线等等)。门阵列的缺点如下:需要工厂介入。设

24、计制造周期较长。一次性投入成本较高。产品会有库存积压。FPGA继承了现场可编程器件与门阵列的上述优点, 克服了彼此的不足, 图9-11 即反映了它们的这样一种关系。图9-9 输入/输出模块I/O BLOCK 图9-10 FPGA的内部细节视图表9-1 XC4000系列的芯片结构说明DeviceXC4002A4003/3A4004A4005/5A4006400840104013Gates2000300040005000600080001000013000CLBs(Row*Col)64(8*8)100 (10*10)144(12*12)196(14*14)256(16*16)324(18*18)4

25、00(20*20)576(24*24)IOBs648096112128144160192Flip-flops25636048061676893611201536HLLs1620242832364048TBUFs/HLL1012141618202226Bits/Frame106126146166186206226266Frames356428500572644716788932ProgramData37744539367300894960119792147504178096247920PROM size ( bit )373845397673048950001198321475441781362

26、47960图9-11FPGA的优点 9-3-3FPGA开发系统的操作实例用FPGA的方法小批量地实现ASIC样片, 是非常方便与快捷的。它只需要一台安装了相应开发系统的PC机及配套的硬件读写器即可。现以Xilinx公司的FPGA开发系统Xilinx foundation Series为例, 介绍专用电路的实现方法。将设计输入计算机可以有文本描述（VHDL）法与电路图（Schematic）法。现以Schematic法为例，介绍整个设计过程。1、 用Xilinx foundation Series 开始新的设计：1） 在WINDOWS界面下，启动Xilinx Foundation Series：

27、Start- Programs - Xilinx Foundation Series- Xilinx Foundation Project Manager。进入Xilinx foundation Series软件的集成化环境。2） 选择Create a New Project，填写对话框：在Name 输入框里面输入“mycount”,这将是你的计数器设计项目名称。在Directory 输入框里面输入你的工作目录。在Type 类型框里选择“XACT step M1”。将 Family,Part和Speed分别改成“XC4000XL”，“4010XLPC84-3”和“3”。 3） 单击，一新的设计

28、项目创建成功。单击右侧的Schematic Editor 按钮，电路图编辑器就会出现。2、绘制电路图1）首先，单击Symbols Toolbox 图标，则会出现一个可选择数百个符号的窗口。2）输入X74_160。这是一个4位TTL计数器。将X74_160宏单元（图形符号）放到电路图上。3）继续添加其它图形符号：IPAD，IBUF，INV，AND2，OSC4，OBUF，OPAD等。4）将所有元件都放好后，再次单击Symbols Toolbox图标，这个SC Symbols 窗口就会消失。5） 单击Draw Wires图标，添加连线（WIRES）。6） 双击电路图上的连线或宏单元，给他们添加或更改标签，将系统自动给他们的命名改掉。7）给I/O PADS增加“管脚位置”属性。双击每个输入输出压焊块，符号属性对话框就会出现。从标签为A1的输入压焊块开始，在NAME 处输入“LOC”，对于管脚位置，在Description 处输入适当的数字。对于A1，用X40 和XSTEND板，应该是“P7”。单击ADD添加这个属性。然后双击这个实体，以便在“LOC=P7”附近出现两个星号（*）。这将使所有的属性文字变为可见。单击APPLY，然后单击MOVE，将这