基于VerilogHDL的DDS相位累加器的一种优化设计

1、第卷第期四川轻化工学院学报年月 文章编号：（）基于的相位累加器的一种优化设计熊兴中，杨平先，吴治隆（四川理工学院电子与信息工程系，四川自贡）摘要：通过对基于的相位累加器的传统设计方法的对比分析，提出了应用流水线技术加法器与寄存器结合在一起进行相位累加器设计的方案，该方案既具有提高速度又具有节约资源的优点，并且以一个八位相位累加器为例，给出了实验仿真结果。关键词：；流水线技术；相位累加器；电子设计自动化中图分类号：文献标识码：引 言直接数字频率合成技术（，）是一种重要频率合成方法，由于它具有相位连续、频率分辨率高、频率转换速度快等优良性能，所以广泛应用于通信系统、雷达系统、电视、仪器等，的基本工

2、作原理框图如图所示。它主要由参考频率源、相位累加器、函数功能表、转换、低通滤波器等组成。的频率转换速度比起其它频率合成器虽然有其独特的优势，但在许多电子系统中对速度要求比较高，而在的系统中相位累加器是影响其速度的关键因素之一，相位累加器的设计目前一般都采用比较流行的电子设计自动化技术（，），它的应用使电子系统设计具有了更大的灵活性，用户可根据自己的需要，利用硬件描述语言设计出符合自己要求的电路，但如何在有限的芯片资源下提高相位累加器的速度也就成为设计的关键。本文通过对基于的相位累加器的传统设计方法的对比分析，提出了利用流水线技术加法器与寄存器结合在一起进行相位累加器设计的方案，从而达到既提高速

3、度又节约资源的目的，该方法在基于的各种设计中具有一定的参考价值。控 制字图 原理框图相位累加器基本工作原理相位累加器由加法器和寄存器构成，如图所示。加法器完成加法，寄存器将加法器的结果加以保存作为下一次相加用，周而复始直到加法器出现溢出，如图、中的所示，相位累加器的速度主要由加法器决定，要改善相位累加器速度就从加法器入手。加法器的设计主要有三种方法：串行加法器、并行加法器、流水线加法器，其中串行加法器结构简单，但速度较收稿日期：作者简介：熊兴中（），男，四川邻水人，讲师，主要从事信号与信息处理，技术研究。50四川轻化工学院学报年月慢；并行加法器虽速度较快，但受的资源限制；所以流水线加法器在改善

4、速度方面就是首选。由于相位累加器由加法器和寄存器构成，在设计时有两种途径可选，一种是先设计加法器和寄存器然后再组成相位累加器，另一种是利用自身的优势将加法器和寄存器结合在一起进行设计，二者在速度和资源利用方面各有优势。流水线技术流水线技术在数字信号处理中有着广泛的应用，它是将一个算术操作分解成一些基本操作以达到提高速度的一种技术。例如，在进行多位数的加法运算时，流水线技术是将一次完成的加法分成多步来完成，每一步的结果用寄存器锁存，尽管单个运算需多个时钟周期才能完成，但是操作数是不断地加到运算输入段的，总的效果是每个加法运算平均耗费的时间等于锁存时钟的周期，而锁存的时间又由单个加法器完成一次加法

5、所需的时间，并且级数分得越多，门延迟越短单个加法器完成一次加法所需的时间就越短。控制 字传统相位累加器的设计图 相位累加器无流水线加法器与寄存器结合在一起的相位累加器设计无流水线相位累加器的源程序如程序所示，它采用了将加法器和寄存器结合在一起进行设计的方法，将该设计综合到的器件中，经测试最大工作频率为，时钟周期为，仿真结果如图所示，资源占用如表所示。源程序：（，）；：；：；：；：；（）完成加法和寄存的功能：；：；图 无流水线的相位累加器的仿真结果基于流水线技术的加法器与寄存器分开设计的相位累加器先设计加法器和寄存器然后再组成相位累加器，其中加法器采用流水线设计，该相位累加器的顶层源程序如程序所

6、示，仿真结果如图所示。将该设计综合到的第卷第期熊兴中等：基于的相位累加器的一种优化设计51 器件中，经测试最大工作频率为，时钟周期为，资源占用如表所示。源程序：将底层文件包含到顶层文件中将底层文件包含到顶层文件中（，）；：；：；，；：；（，）；调用子模块，元件例化（，）；调用子模块图 加法器和寄存器分开设计的相位累加器仿真结果上述两种方案中，无流水线加法器与寄存器结合在一起的相位累加器设计在节约资源方面占优势，但速度较低；而基于流水线技术的加法器和寄存器分开设计的相位累加器在速度方面占优势，但是以牺牲资源为代价。利用二者的优势，下面采用基于流水线技术的加法器与寄存器结合在一起进行相位累加器的设

7、计。基于流水线技术的加法器与寄存器结合在一起的相位累加器设计八位相位累加器的源程序八位相位累加器的四级流水线设计，加法器采用级锁存，级加法，最前的一级实现位数的相加，后面级加法器实现位数与一个进位的相加，整个加法器的速度由位加法器决定，源程序如程序所示。源程序：（，）；：；：；：，；：；，；：；，；：，；：，；（）第级锁存；52四川轻化工学院学报年月（）第一级加法（第、位相加）及锁存，：；：；：；（）第二级加法（第、位相加）及锁存，：，；：；：；（）第三级加法（第、位相加）及锁存，：，；：；：；（）第四级加法（第、位相加）及锁存：，；：；：；仿真结果八位相位累加器的四级流水线设计的仿真结果如图

8、所示，其中为相位累加器的输入控制字，在设计直接数字频率合成器时根据所需的频率控制字加以设定。由，其中为相位累加器的位数，为相位累加器输出的变化周期，则。图 八位相位累加器的四级流水线设计的仿真结果图性能及资源占用分析从各自的仿真结果可见它们完成的功能是完全一致的，从速度和资源占用比较（如表、第卷第期熊兴中等：基于的相位累加器的一种优化设计53 所示）中可以看出采用流水线技术的相位累加器的速度是无流水线的相位累加器的速度的两倍以上，但速度的提高是以牺牲资源为表速度比较代价，采用流水线技术的相位累加器的资源占用是无流水线的相位累加器的资源占用的大约倍。在同样采用流水线技术时，结合在一起设计比分开设

9、计虽然速度略有下降，但更节约资源且程序也简洁， 技术手段无流水线的相位累加器基于流水线技术的相位累加器（加法器和寄存器分开设计）基于流水线技术的相位累加器（加法器和寄存器柔和在一起设计）最大工作频率时钟周期所以采用流水线技术有利于提高速度，采用非流水线技术的加法器与寄存器结合在一起的设计有利于节约资源，为了既提高速度又节约资源，采用流水线技术的加法器与寄存器结合在一起的方案就是首选。另外经过验证在同样采用流水线技术时，级数的多少也影响其速度和资源，如采用两级流水线技术的八位相位累加器，将设计综合到的器件中，经测试其最大工作频率为，时钟周期为逻辑单元利用了。表资源占用比较结束语通过利用及流水线技

10、术加法器与寄存器结合在一起进行设计的方法设计的相位累加器，达到了既提高速度又节约资源的目的，这是过去采用小规模电路设计所无法比拟的。由此可见，技术的发展为电子系统的设计及性能的改善带来了极大的方便和好处，随着计算机技术和集成电路的发展，它必将得到进一步发展和广泛的应用。参 考 文 献：夏宇闻数字系统设计教程北京：北京航空航天大学出版社，张明教程成都：电子科技大学出版社，杨晖，张凤言大规模可编程逻辑器件与数字系统设计北京：北京航空航天大学出版社，孔京，郭黎利，战兴文直接数字频率合成技术在跳频通信中的应用应用科技，（）Optimal Design for Phase Accumulater of

11、DDS Based on Verilog HDLXIONG Xing-zhong,YANG Ping-xian,WU Zhi-long（Electronics and Information Engineering Dept., Sichuan University of Science & Engineering, Zigong 643000 ,China） Abstract: Through a comparison and analysis of the classic design method of phase accumulater of DDS based on Verilog HDL ,a design method of pipeline and blending adder with register is presented in the paper.It not only improves velocity but al