EDA课程设计-抢答器(燕山大学)

1、燕 山 大 学 课 程 设 计 说 明 书燕山大学课 程 设 计 说 明 书题目： 抢答器 学院（系）： 电气工程学院 年级专业：11级应用电子技术4班 学 号： 110103030207 学生姓名： 王怡达 指导教师： 吕宏诗、李建霞 教师职称： 实验师 燕 山 大 学 课 程 设 计 说 明 书燕山大学课程设计（论文）任务书院（系）：电气工程学院 基层教学单位：电子实验中心 学 号110103030207学生姓名王怡达专业（班级）11级应电4班设计题目抢答器设计技术参数五人参赛每人一个按钮，主持人一个按钮，按下开始，具有复位功能；抢中者对应的指示灯亮；用点阵显示抢中者序号；有人抢答时，蜂鸣

2、2s。答题时限为10秒钟，从有人抢答开始，用数码管倒计时间10、9、8。1、0；倒计时到0时，蜂鸣2秒。设计要求用拨码开关设定主持人及参赛者按钮；用红色信号指示灯组L1-L5表示对应参赛者指示灯；用点阵显示抢中者序号。工作量学会使用Max+PlusII软件、Verilog HDL语言和实验箱；独立完成电路设计，编程下载、连接电路和调试；参加答辩并书写任务书。工作计划1. 了解EDA的基本知识，学习使用软件Max+PlusII，下发任务书，开始电路设计；2. 学习Verilog HDL语言，用Verilog HDL进行程序设计3. 学习使用实验箱，继续电路设计；4. 完成电路设计；5. 编程下载

3、、连接电路、调试和验收；6. 答辩并书写任务书。参考资料数字电子技术基础.阎石主编.高等教育出版社.EDA课程设计A指导书.指导教师签字基层教学单位主任签字说明：此表一式四份，学生、指导教师、基层教学单位、系部各一份。2014年 1 月10 日 目 录第一章 引言3 第二章 设计说明3第三章 verilog HDL设计源程序7第四章 真值表 波形仿真图12第五章 管脚锁定及硬件连线 22第六章 总结 23参考文献 25第一章 引言 EDA是电子设计自动化（Electronic Design Automation）的缩写，是20世纪90年代初以计算机硬件和软件为基本工作平台，及数据库、图形学、图

4、论、与拓扑逻辑、计算数学、优化理论等多学科最新成果研制的计算机辅助设计通用软件包，用于电子产品的自动设计。 现在对EDA的概念或范畴用的很宽，电子、机械、通信、航空航天、化工、矿产、生物、医学、军事等各个领域都有EDA的应用。目前EDA技术已在各大公司、企事业单位和科研教学部门广泛使用。例如，在飞机制造过程中，从设计、性能测试及特性分析到飞行模拟，都可能涉及EDA技术。这里所指的EDA技术主要针对数字逻辑电路设计。EDA技术研究的对象是电子设计的全过程，包括系统级、电路级、和物理级各个层次的设计。从可编程逻辑器件和专用集成电路开发与应用角度，EDA系统包含一下子模块：设计输入子模块、设计数据库

5、子模块、分析验证子模块、综合仿真子模块、布局布线子模块。第二章 设计说明1.1 设计思路本次EDA课程设计的题目是抢答器。要求实现5人抢答功能：有人抢答时蜂鸣2秒，用L1-L5表示对应参赛者指示灯；用点阵显示抢中者序号；答题时限为10秒，从有人抢答开始用数码管倒计时10秒，倒计时结束后再蜂鸣两秒；主持人控制复位键，复位后进入下一轮抢答。根据任务书的要求，当有第一个抢答信号时，将对应的端口置为高电平，同时产生锁定信号将其余抢答者的信号屏蔽，端口连接红色信号指示灯组L1-L5。同时作为蜂鸣器、点阵和数码管的输入信号。当主持人复位按钮按下时，将所有端口置0，即可开始下一轮抢答。当端口x1、x2、x3

6、、x4、x5有信号或bit有信号时，即有人抢答或倒计时到零时，给蜂鸣器高电平使其发声，同时用1024HZ的clk1作为数码管与点阵抢答器模块的触发信号1HZ的clk2作为倒计时模块与蜂鸣器模块的触发信号数码管模块根据输入的x1、x2、x3、x4、x5信号，即当有人抢答时，通过对CLK2信号产生10秒倒计时，并将倒计时数值送往动态数码管显示。本次设计包括A、B、C、D、E、M、CLK1，CLK27个输入和L1、L2、L3、L4、L5、GA、ROW、WX、DX、bee十个输出。其中GA、ROW为八位，7为高位，0为低位；WX为三位，2为高位，0为低位；DX为七位，6为高位，0为低位。L1、L2、L

7、3、L4、L5与红色信号指示灯组相连；RA、ROW与点阵的控制端RA、ROW相连；WX与动态数码管的位选信号SS0、SS1、SS2相连；DX与动态数码管的段选信号A、B、C、D、E、F、G相连；bee与蜂鸣器SREAKER相连。1.2 模块介绍本次课程设计的模块包括抢答部分、点阵显示部分、数码管倒计时部分和蜂鸣器部分。抢答部分利用always块对每个CLK的上升沿敏感，利用外层的if语句判断主持人按钮M是否按下，若没有按下进入内层if语句，对5个抢答者的信号依次进行判定并产生输出信号x1至x5及锁定信号lock。理论上可分辨时间相差0.001秒的抢答信号，对于实际应用来说已经够用了，提高CLK

8、频率可以进一步提高分辨率。点阵显示部分采用if循环，控制在每个CLK的上升沿计数值加1，构成八进制计数器，得到点阵的扫描信号；if语句嵌套case语句将抢答者情况罗列出来，对ROW、GA依次进行赋值。数码管倒计时部分首先CLK2产生1Hz的信号，从而产生倒计时Se，并通过判断Se是否大于10而将其分为十位数字和个位数字Se_shi和Se_ge，然后通过动态扫描数码管，分别将Se_shi和Se_ge送往8号数码管和7号数码管，在两个数码管上显示倒计时的十位与个位。蜂鸣器部分在每个CLK1的上升沿判断是否有人抢答或者倒计时是否结束，若有信号转入循环延时，同时蜂鸣器开始响，延时结束后，蜂鸣器无声。第

9、三章 Verilog HDL设计源程序module wangyida(A,B,C,D,E,M,CLK1,CLK2,L1,L2,L3,L4,L5,ROW,GA,bee,WX,DX);input A,B,C,D,E,M,CLK1,CLK2;output L1,L2,L3,L4,L5,ROW,GA,bee;output 2:0WX;output 6:0DX;reg x1,x2,x3,x4,x5,L1,L2,L3,L4,L5,lock,bee;reg7:0 ROW,GA,count1;reg10:0 aa;reg3:0 bb;/secondreg12:0count2,count4;reg2:0coun

10、t3;reg2:0 WX;reg6:0 DX;reg3:0 Se;reg3:0 shu;reg3:0 Se_shi;reg3:0 Se_ge;reg bit;always(posedge CLK1 or posedge M) /抢答部分beginif(M=1) begin lock=0; x1=0;x2=0;x3=0;x4=0;x5=0; end else begin if(A=1&&lock=0) begin x1=1;lock=1; L1=x1; end else if(B=1&&lock=0) begin x2=1;lock=1; L2=x2; end e

11、lse if(C=1&&lock=0) begin x3=1;lock=1; L3=x3; end else if(D=1&&lock=0) begin x4=1;lock=1; L4=x4; end else if(E=1&&lock=0) begin x5=1;lock=1; L5=x5; end endendalways(posedge CLK1) /点阵显示部分begincount1=count1+1;if(count1=9)count1=1;if (x1)begin case(count1) 1:begin ROW=8'hfe;

12、GA=8'h10;end 2:begin ROW=8'hfd;GA=8'h18;end 3:begin ROW=8'hfb;GA=8'h14;end 4:begin ROW=8'hf7;GA=8'h10;end 5:begin ROW=8'hef;GA=8'h10;end 6:begin ROW=8'hdf;GA=8'h10;end 7:begin ROW=8'hbf;GA=8'h10;end 8:begin ROW=8'h7f;GA=8'h00;endendcaseendi

13、f(x2)begincase(count1) 1:begin ROW=8'hfe;GA=8'h3c;end 2:begin ROW=8'hfd;GA=8'h20;end 3:begin ROW=8'hfb;GA=8'h20;end 4:begin ROW=8'hf7;GA=8'h3c;end 5:begin ROW=8'hef;GA=8'h04;end 6:begin ROW=8'hdf;GA=8'h04;end 7:begin ROW=8'hbf;GA=8'h3c;end 8:be

14、gin ROW=8'h7f;GA=8'h00;endendcaseendif(x3)begincase(count1) 1:begin ROW=8'hfe;GA=8'h3c;end 2:begin ROW=8'hfd;GA=8'h20;end 3:begin ROW=8'hfb;GA=8'h20;end 4:begin ROW=8'hf7;GA=8'h3c;end 5:begin ROW=8'hef;GA=8'h20;end 6:begin ROW=8'hdf;GA=8'h20;en

15、d 7:begin ROW=8'hbf;GA=8'h3c;end 8:begin ROW=8'h7f;GA=8'h00;endendcaseendif(x4)begincase(count1) 1:begin ROW=8'hfe;GA=8'h10;end 2:begin ROW=8'hfd;GA=8'h18;end 3:begin ROW=8'hfb;GA=8'h14;end 4:begin ROW=8'hf7;GA=8'h3e;end 5:begin ROW=8'hef;GA=8'

16、h10;end 6:begin ROW=8'hdf;GA=8'h10;end 7:begin ROW=8'hbf;GA=8'h10;end 8:begin ROW=8'h7f;GA=8'h00;endendcaseendif(x5)begincase(count1) 1:begin ROW=8'hfe;GA=8'h3c;end 2:begin ROW=8'hfd;GA=8'h04;end 3:begin ROW=8'hfb;GA=8'h04;end 4:begin ROW=8'hf7;GA=

17、8'h3c;end 5:begin ROW=8'hef;GA=8'h20;end 6:begin ROW=8'hdf;GA=8'h20;end 7:begin ROW=8'hbf;GA=8'h3c;end 8:begin ROW=8'h7f;GA=8'h00;endendcaseendendalways(posedge CLK2 ) /倒计时部分beginif(x1|x2|x3|x4|x5)beginaa=aa+1;if(aa>=10)aa=10;Se=10-aa; if(Se=0) bit=1; end endal

18、ways(posedge CLK1) /数码管显示部分begincount3=count3+1; if(Se>9)beginSe_shi=1;Se_ge=Se-10;endelsebeginSe_shi=0;Se_ge=Se;endcase(count3)1:beginWX='b001;shu=Se_shi;end2:beginWX='b010;shu=Se_ge;endendcaseif(count3=2) count3=0;endalways(shu)begincase(shu)0:DX<='b0111111;1:DX<='b0000110

19、;2:DX<='b1011011;3:DX<='b1001111;4:DX<='b1100110;5:DX<='b1101101;6:DX<='b1111101;7:DX<='b0000111;8:DX<='b1111111;9:DX<='b1101111;endcaseendalways(posedge CLK2) /蜂鸣器部分beginif(x1|x2|x3|x4|x5) begin count2=count2+1; bee=1; if(count2>2) bee=0; e

20、nd if(bit=1) begin count4=count4+1; bee=1; if(count4>2) bee=0; endendendmodule真值表一号选手（88点阵） 二号选手（88点阵）count1ROWGAROWGA1FEH10HFEH3CH2FDH18HFDH20H3FBH14HFBH20H4F7H10HF7H3CH5EFH10HEFH04H6DFH10HDFH04H7BFH10HBFH3CH87FH00H7FH00H三号选手（88点阵） 四号选手（88点阵）count1ROWGAROWGA1FEH3CHFEH10H2FDH20HFDH18H3FBH20HFBH14

21、H4F7H3CHF7H3EH5EFH20HEFH10H6DFH20HDFH10H7BFH3CHBFH10H87FH00H7FH00H五号选手（88点阵）count1ROWGA1FEH10H2FDH18H3FBH14H4F7H3EH5EFH10H6DFH10H7BFH10H87FH00H数码管真值表shuDXshuDX00111111b51101101b10000110b61111101b21011011b70000111b31001111b81111111b41100110b91101111b第四章 波形仿真图以上波形图对应先抢答者为2号选手。第一个为总波形图第二个与第三个为放大后波形图此波形

22、图对应先抢答者为1号选手。第一个为总波形图第二个与第三个为放大后波形图此波形图对应先抢答者为3号选手。此波形图对应先抢答者为4号选手。此波形图对应先抢答者为5号选手。第五章 管脚锁定及硬件连线管脚锁定情况如下：INPUT/OUTPUT端口名称管脚号INPUT/OUTPUT端口名称管脚号INPUTCLK1Pin73OUTPUTbeePin38INPUTAPin39OUTPUTL1Pin12INPUTBPin40OUTPUTL2Pin13INPUTCPin41OUTPUTL3Pin14INPUTDPin44OUTPUTL4Pin15INPUTEPin45OUTPUTL5Pin17INPUTMPin

23、53INPUTCLK2Pin70OUTPUTGA0Pin93OUTPUTROW0Pin198OUTPUTGA1Pin90OUTPUTROW1Pin196OUTPUTGA2Pin88OUTPUTROW2Pin193OUTPUTAG3Pin86OUTPUTROW3Pin191OUTPUTGA4Pin83OUTPUTROW4Pin189OUTPUTGA5Pin197OUTPUTROW5Pin179OUTPUTGA6Pin195OUTPUTROW6Pin176OUTPUTAG7Pin192OUTPUTROW7Pin174 OUTPUT WX0Pin190OUTPUTDX2Pin92 OUTPUTWX1

24、Pin187OUTPUTDX3Pin89 OUTPUTWX2Pin177OUTPUTDX4Pin87 OUTPUTDX0Pin175OUTPUTDX5Pin85 OUTPUTDX1Pin173OUTPUTDX6Pin75硬件连线情况如下：Pin73，Pin70连接至箱上中频组11号端作为CLK1，CLK2；Pin93、90、88、86、83、197、195、192分别作为GA0GA7连接至箱上点阵显示信号接线组“COL1_8G(T)”；Pin198、196、193、191、189、179、176、174分别作为ROW07连接至箱上点阵显示信号接线组“ROW1_8(T)”。 Pin190、187、177分别作为SS0、SS1、SS2连接至数码管位选信号；Pin175、173、92、89、87、85、75分别作为A、B、C、D、E、F、G连接至数码管段选信号。其余输