高速数字系统中信号完整性及实施方案

1、高速数字系统中信号完整性及实施方案现在的高速数字系统的时钟频率可能高达数百兆hz，其快斜率瞬变和极高的工作频率，以及很大的密集度，必将使得系统表现出与低速设计迥然不同的行为，浮现了信号完整性问题。破坏了信号完整性将挺直导致信号失真、定时错误，以及产生不正确数据、地址和控制信号，从而造成系统误工作甚至导致系统崩溃。因此，信号完整性问题已经越来越引起高速数字电路设计人员的关注。1 信号完整性问题及其产生机理信号完整性si(signal integrity)涉及传输线上的信号质量及信号定时的精确性。在数字系统中对于规律1和0，总有其对应的参考，正1(a)中所示：高于vih的电平是规律1，而低于il的

2、电平视为规律0，图中阴影区域则可视为不确定状态。而由图1(b)可知，实际信号总是存在上冲、下冲和振铃，其振荡电平将很有可能落入阴影部分的不确定区。信号的传输延迟会挺直导致不精确的定时，假如定时不够恰当，则很有可能得到不精确的规律。例如信号传输延迟太大，则很有可能在时钟的升高沿或下降沿处采不到精确的规律。普通的数字芯片都要求数据必需在时钟触发沿的tsetup前即要稳定，才干保证规律的定时精确(见图1(c)。对于一个实际的高速数字系统，信号因为受到电磁干扰等因素的影响，波形可能会比我们想象中的越发糟糕，因而对于tsetup的要求也越发苛刻，这时，信号完整性是硬件系统设计中的一个至关重要的环节，必需

3、加以仔细对待。一个数字系统能否正确工作其关键在于信号定时是否精确，信号定时与信号在传输线上的传输延迟和信号波形的损坏程度有关。信号传输延迟和波形破损的缘由复杂多样，但主要是以下三种缘由破坏了信号完整性：(1)反射噪声 其产生的缘由是因为信号的传输线、过孔以及其它互连所造成的阻抗不延续。(2)信号间的串扰 随着印刷板上电路的密集度不断增强，信号线间的几何距离越来越小，这使得信号间的电磁耦合已经不能忽视，这将急剧增强信号间的串扰。(3)电源、地线噪声 因为芯片封装与电源平面间的寄生和的存在，当大量芯片内的电路和输出级同时动作时，会产生较大的瞬态，导致电源线上和地线上的电压波动和变幻，这也就是我们通

4、常所说的地跳。一个数字系统的结构可能十分复杂，它可能包括子板、母板和底板，板间衔接是通过一些衔接子或者电缆来实现的，而高速印制板上的信号则是通过传输线、过孔以及芯片的输入输出引脚来举行互连的。这些物理衔接(包括地平面和电源平面)因为存在着传输特性的差异，从而使信号完整性遭到了破坏。因此，为保证一个高速数字系统正常工作，必需消退由于物理衔接不当而产生的负面影响。2 保证信号完整性的办法当信号线的长度大于传输信号的波长时，这条信号线就应当被看作是传输线(长线)，并且需要考虑印制板上的线间互连和板层特性对电气性能的影响。在高速系统中，信号线通常被建模为一个r-l-c梯形电路的级连。因为信号线上各处的

5、分布参数存在差异，尤其是在芯片的输入、输出引脚处，这种差异越发显然。因为阻抗的不匹配，会导致信号在信号线上产生很大的反射。消退反射的习惯做法是尽量减小高速传输线的长度，以减小信号线的传输线效应。事实上我们还可以在输出、输入端处端接匹配电阻来达到阻抗匹配的目的，并以此来消退信号的反射。当几条高速信号并行走线且这些信号线之间的距离很近时，就不能忽视串扰对系统的影响。两条并行的信号线之间的串扰可以用图2来建模，图中"非门"输出线上的信号会在"与非门"的输出线上产生干扰。反过来，"与非门"输出线上的信号也会在非门输出线上产生干扰。从图中可以看

6、到：假如两条并行线之间的距离越小，并行线并行的长度越长，则并行线间的感性耦合、容性耦合就越大，串扰也就越大。从减小感性耦合和容性耦合的角度来看，消退串扰的最有效的办法是增大并行线间的间距，同时尽量减小并行线的并行长度。固然也可以转变印制板上的绝缘介质特性参数来减小这种耦合，以达到减小串扰的目的，但这可能会增强制板的费用。有时候在板尺寸要求很苛刻的状况下，未必能够保证并行线间的足够空间，因此要适当转变布线策略，尽可能地庇护比较重要的信号线，并依赖端接来大幅度地消退串扰。基于不同的布线拓扑结构，端接的策略也可能不同，主要有以下三种方式：单负载网路普通采纳串行端接；菊花链结构普通采纳ac并行端接；星

7、形布线普通也采纳ac并行端接(3所示)。电源噪声向来就是让设计人员头痛的问题，尤其在高速设计中，消退电源噪声就不再像在每一个芯片的供电引脚上并联举行电源滤波那么容易了。采纳型等效电路以及磁珠等，会给清除电磁干扰带来一定益处。但是在高速系统中，因为高频信号在传导的过程中，其信号回流通过电源系统(尤其是多层板中的平面层)所造成的高频串扰，才是高速系统中电源噪声的最大来源。有效地旁路地和电源上的反弹噪声，即在合适的地方增强去耦电容，例如一个高速信号的过孔也可能会对电源产生很大的噪声，因此在高速过孔附近加上去耦电容是十分须要的。同时还要注重消退系统中的不同电源间的相互干扰，普通的做法是在一点处衔接，中

8、间采纳emi。3 系统中信号完整性的实例在正交频分复用ofdm调制解调系统中，时钟率高达167mhz，时钟沿时光为0.6ns，系统构成中有tms320c6701 dsp以及sbsram、sdram、fifo、flash和(4所示)。其中fifo采纳异步fifo，主要用作与前端接口的数据缓存；dsp的dma高速地将数据搬移到sbsram或者sdram中；dsp处理完数据由多通道缓冲串口(mcbsp)将bit流输出到fpga中举行解码处理。因为系统工作在很高的时钟频率上，所以系统的信号完整性问题就显得非常重要。首先对系统举行分割，系统中不仅有高速部分，也有异步的低速部分，分割的目的是要重点庇护高速

9、部分。dsp与sbsram、sdram接口是同步高速接口?对它的处理是保证信号完整性的关键；与fifo、flash、fpga接口采纳异步接口，速率可以通过寄存器举行设置，信号完整性要求简单达到。高速设计部分要求信号线尽量短，尽量逼近dsp。假如将dsp的信号线挺直接到全部的外设上，一方面dsp的驱动能力可能达不到要求，另一方面因为信号布线长度的急剧增强，必定会带来严峻的信号完整性问题。所以，在该系统中详细的处理方法是将高速器件与异步低速器件举行隔离(4所示)，在这里采纳ti的sn74lvth162245实现数据隔离，利用精确的选通规律将不同类型数据分开；用sn74alb16244构成地址隔离，

10、同时还增加了dsp的地址驱动能力。这种解决计划可以缩短高速信号线的传输距离，以达到信号完整性的要求。第二是对系统中高速时钟信号与关键信号举行完整性设计。与sbsram接口的时钟高达167mhz，与sdram接口的时钟高达80mhz，时钟信号传输延迟大小和信号质量的优劣将挺直关系到系统的定时是否精确。在设计布局布线时，总是优先考虑这些重要的时钟线，即通过规划时钟线，使得时钟线的连线远离其它的信号线；连线尽量短，并且加上地线庇护。本系统中因为要求大量存储器(用法了4片sdram)，对于要求较高的同步时钟来说，假如采纳星型布局，就很难保证时钟的扇出能力，而且还将导致pcb布线尺寸的增大，从而挺直影响

11、信号完整性。因此很有须要采纳时钟缓冲器来产生4个同相的、延迟微小且全都的时钟，分离接到4片sdram上，这样不但增强了时钟信号的驱动能力，同时很好地保证了信号完整性(5所示)。对于其它的关键信号诸如fifo的读写信号等，也应尽心设计。第三点是解决信号的反射、串扰噪声问题。这一点在一个高速系统中显得尤其重要，解决的方法是通过采纳先进的工具，挑选正确的布线策略和端接方式，从而得到抱负的信号波形。在设计本系统时，基于ibis模型，用法hyperlynx举行设计前，按照仿真结果，挑选出最优的布线策略。图6为端接和未加端接的信号波形及串扰波形图，从图中可以看到端接对消退反射、振荡和串扰起到了显然的作用。

12、最后是解决系统中的电源和emi问题。首先一定要尽量减小系统中的各种电源之间的相互影响，如数字电源和模拟电源通常只在一点处衔接，且中间加磁珠滤波；还要挑选合适的位置放置去耦电容，做到有效地旁路电源和地线上的反弹噪声；最后是在印制板的顶(top)层和底(bottom)层大面积铺铜，用较多的过孔将这些地平面衔接在一起，这些措施对解决emi和电源噪声都能起到乐观的作用。该系统采纳自顶向下的设计计划，首先举行系统级设计，将兼容的器件放置在相对集中的区域；然后举行重要信号的设计，保证在重要信号的设计规章下顺当布线；接下来用eda软件辅助消退反射、串扰等噪声；最后举行电源和emi设计。该系统现已调试通过，实践证实以上保证