数字逻辑实验指导2013

1、盛建伦 1数数 字字 逻逻 辑辑实实 验验 指指 导导 书书青岛理工大学2013年 第2版Digital Logic盛建伦Experimental Instructions Book盛建伦 2每个同学应该在F：盘上建立自己的文件夹，把自己的程序等文件都保存在这个文件夹下。千万不要把自己的程序等文件保存在桌面、C：或D：盘上。关机后都消失了。不要用汉字作为文件名、文件夹名。文件名、实体名、信号名、变量名等必须以字母开头。Quartus II 7.1 的安装盘约1.7GB。盛建伦 3QuartusII 应用向导应用向导第一部分 Quartus II 是Altera公司的综合性PLD开发软件，支持原

2、理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。 Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。刚启动Quartus时，可能会弹出这样的信息：选择这个选项1.1 license 盛建伦 5点击OK找到C：alteraqu

3、artuslicense.DAT打开license.DAT文件按照提示做由于Quartus的license与计算机的网卡号绑定，所以，每台机器都要按照下面的提示修改license.DAT文件机房的计算机有硬盘保护，建议把license.DAT文件保存到F：盘盛建伦 7网卡号盛建伦 8接着选择修改后的License.DAT文件点击OK盛建伦 9Quartus启动成功，盛建伦 101.2 创建工程创建工程 利用利用“New Preject Wizard”创建工程创建工程创建一个新的工程创建一个新的工程111.2 创建工程创建工程 利用利用“New Preject Wizard”创建工程创建工程盛建

4、伦 12利用利用“New Preject Wizard”创建工程创建工程1.2 创建工程创建工程 你建立的文件夹工程名必须与实体名相同盛建伦 13可可将所有相关将所有相关的文件都加入的文件都加入进此工程进此工程 1.2 创建工程创建工程 可以跳过这一步可以跳过这一步如果没有要加入的文件，就跳过盛建伦 14如果不需要加入设计文件，直接点击NEXT1.2 创建工程创建工程 盛建伦 15点击NEXT1.2 创建工程创建工程 盛建伦 16选择一个目标器件选择一个目标器件 （本课程不需要）（本课程不需要）1.2 创建工程创建工程 可以跳过这一步可以跳过这一步盛建伦 17点击创建新文件图标1.3 编辑编辑

5、VHDL源程序文件源程序文件 盛建伦 18选择VHDL FILE点击OK1.3 编辑编辑VHDL源程序文件源程序文件 盛建伦 19在编辑窗口录入源程序1.3 编辑编辑VHDL源程序文件源程序文件 也可以提前用记事本把源程序编辑好，然后拷贝过来。千万不要用WORD编辑源程序。盛建伦 20顶层文件的实体名顶层文件的实体名必须和工程名一致必须和工程名一致1.3 编辑编辑VHDL源程序文件源程序文件 盛建伦 21把源文件保存到把源文件保存到你的文件夹里。你的文件夹里。1.3 编辑编辑VHDL源程序文件源程序文件 盛建伦 22点击编译图点击编译图标标,开始编译开始编译1.4 全程编译全程编译 盛建伦 2

6、31.4 全程编译全程编译 盛建伦 24在编译过程中如果有错会给出错误提示在编译过程中如果有错会给出错误提示,否则显示编译成功否则显示编译成功1.4 全程编译全程编译 盛建伦 25选择编辑矢量波形文件选择编辑矢量波形文件 1.5 仿真仿真 选中波形文件选中波形文件,点击点击OK首先建立首先建立一个新的一个新的波形文件波形文件盛建伦 26波形编辑器波形编辑器 1.5 仿真仿真 盛建伦 27按快捷键按快捷键Alt+1，弹出如下窗口，按图中所示设置，弹出如下窗口，按图中所示设置好后，点击好后，点击List，所有端口信号会被列出来，所有端口信号会被列出来.1.5 仿真仿真 盛建伦 28如图，将输入输出

7、信号拖动到波形文件窗口如图，将输入输出信号拖动到波形文件窗口1.5 仿真仿真 29给输入信号添加激励。如图按住鼠标左键不放，拖动一定距离，再将鼠标放在图中的浅兰色区域双击左键，这时会弹出一个窗口，在该窗口中输入波形值（位数据输入0或1，位矢量输二进制序列）并点击ok。1.5 仿真仿真 盛建伦 30选择总线数据格式选择总线数据格式 盛建伦 31这时就给这时就给A端口加上了一段高电平，依此端口加上了一段高电平，依此方法给所有的输入都加上指定激励。方法给所有的输入都加上指定激励。1.5 仿真仿真 或者，利用鼠标和左边的图标操作盛建伦 32设置好的激励波形图设置好的激励波形图 1.5 仿真仿真 盛建伦

8、 33将输入的激励都加上以后，保存该波形文件将输入的激励都加上以后，保存该波形文件1.5 仿真仿真 盛建伦 34在菜单中选择在菜单中选择Tools-Simulator Tool功能功能仿真仿真盛建伦 35此处应为刚才保此处应为刚才保存的波形文件存的波形文件选择仿真类型选择仿真类型(Functional),并创建功并创建功能仿真网表能仿真网表功能功能仿真仿真盛建伦 36网表创建完网表创建完后点击后点击Start运行运行,运行完运行完成后关闭此成后关闭此窗口窗口.功能功能仿真仿真盛建伦 37功能功能仿真仿真点击此处点击此处, ,开始仿真开始仿真 功能仿真也称为前仿真，主旨在于验证电路功能是否符合设

9、计要求，其特点是不考虑电路门延时与路径延时，考察重点为电路在理想环境下的行为和设计构想是否一致。盛建伦 38运行结束后会弹出功能仿真的波形报告运行结束后会弹出功能仿真的波形报告,观察仿真波形并验证观察仿真波形并验证功能功能仿真仿真盛建伦 39在菜单中选择在菜单中选择Tools-Simulator Tool 弹弹出下面的窗口出下面的窗口,改变仿改变仿真类型真类型(选选Timing),点击点击Start运行运行.运行运行结束后结束后,关闭该窗口关闭该窗口.时序仿真时序仿真 盛建伦 40选择仿真控制选择仿真控制 时序仿真时序仿真 41点击此处点击此处, ,开始仿真开始仿真 时序仿真也称为布局布线后仿

10、真或者后仿真，是指电路已经映射到特定的工艺环境后，综合考虑电路的路径延时与门延时的影响，验证电路的行为是否能够在一定时序条件下满足设计构想的功能。通过时序仿真能检查设计时序与FPGA的实际运行情况是否一致，确保设计的可靠性和稳定性。盛建伦 42仿真波形输出仿真波形输出 时序仿真时序仿真 比较时序仿真的波形和功能仿真波形有什么不同比较时序仿真的波形和功能仿真波形有什么不同盛建伦 43选择全时域显示选择全时域显示 盛建伦 44cnt10工程的工程的RTL电路图电路图 1.6 应用应用RTL电路图观察器电路图观察器 盛建伦 45实实 验验 课课 题题第二部分盛建伦 46实验课题实验课题1 熟悉熟悉Q

11、uartus系统系统实验内容：实验内容：学习掌握学习掌握Quartus系统的基本使用方法。系统的基本使用方法。1、建立一个、建立一个Project。2、编辑一个、编辑一个VHDL程序。程序。3、对该、对该VHDL程序进行编译，修改错误。程序进行编译，修改错误。4、建立一个波形文件。（根据真值表）、建立一个波形文件。（根据真值表）5、对该、对该VHDL程序进行功能仿真和时序仿真程序进行功能仿真和时序仿真Simulation。要求用要求用VHDL结构描述的方法设计一个半加器结构描述的方法设计一个半加器。实验目的：实验目的：记录发现的设计错误和改正方法。记录仿真波形。记录发现的设计错误和改正方法。记

12、录仿真波形。盛建伦 47实验课题实验课题2 代码转换逻辑电路设计代码转换逻辑电路设计实验内容：实验内容： 设计一个代码转换逻辑电路。把设计一个代码转换逻辑电路。把7位的位的ASCII码转换成码转换成7段字符显示代码。段字符显示代码。 能显示字母能显示字母A，b，C，d，E，F，H，L，o，P，U，和一些符号和一些符号(-，_，=，)等。等。用用VHDL编程并仿真（时序）。编程并仿真（时序）。盛建伦 48设计一个多功能的设计一个多功能的1位加法器，有控制信号位加法器，有控制信号M、S2、S1、S0。实验内容：实验内容：实验课题实验课题3 加法器设计加法器设计 在在S2、S1、S0的控制下能完成两

13、个的控制下能完成两个1位二进制数位二进制数A、B的以的以下算术运算：下算术运算： A加加B，A加加1，A加加B加低位来的进位，加低位来的进位，B加加1，A加加 ，A加加0，A加加A ，A加加 加加1。BB在在S2、S1、S0的控制下能完成两个的控制下能完成两个1位二进制数位二进制数A、B的以下逻的以下逻辑运算：辑运算：A+B，AB， , ， ， ， ， 等。等。BABAABBABA当当M=1，做算术运算，做算术运算:当当M=0，做逻辑运算，做逻辑运算:推导每种功能的逻辑函数并列出功能表。推导每种功能的逻辑函数并列出功能表。用用VHDL编程并仿真（时序）。编程并仿真（时序）。 盛建伦 49实验内

14、容：实验内容：实验课题实验课题4 多路开关设计多路开关设计 1. 设计一个多路传送开关的逻辑。2. 在完成以上逻辑设计后，用在完成以上逻辑设计后，用VHDL编程并仿真（时序）。编程并仿真（时序）。多路开关有控制信号S1、S0。在控制信号S1、S0的控制下，能够将输入的16位数据直传或向左/向右斜传1位后输出。 确定输入确定输入/输出变量、逻辑函数。输出变量、逻辑函数。盛建伦 50实验内容：实验内容：实验课题实验课题5 16位寄存器设计位寄存器设计设计一个设计一个16位寄存器。位寄存器。功能要求：同步并行置数，异步复位（清零），三态输出。功能要求：同步并行置数，异步复位（清零），三态输出。用用V

15、HDL编程并仿真（时序）。编程并仿真（时序）。盛建伦 51实验内容：实验内容：实验课题实验课题6 状态机设计状态机设计 1. 设计一个自动售饮料机的控制逻辑电路。设计一个自动售饮料机的控制逻辑电路。2. 在完成以上逻辑设计后，用在完成以上逻辑设计后，用VHDL编程并仿真（时序）。编程并仿真（时序）。 该机器有一个投币口，每次只能投入该机器有一个投币口，每次只能投入1枚枚1元或元或5角的硬币。角的硬币。当投入了当投入了1元元5角的硬币，机器自动给出角的硬币，机器自动给出1杯饮料。当投入了杯饮料。当投入了2元元的硬币，机器在自动给出的硬币，机器在自动给出1杯饮料时，还找回杯饮料时，还找回1枚枚5角

16、的硬币。角的硬币。 确定输入确定输入/输出变量、电路的状态并化简，做出状态转换图、输出变量、电路的状态并化简，做出状态转换图、状态转换表。状态转换表。盛建伦 52实验内容：实验内容：实验课题实验课题7 计数器设计计数器设计 1. 用用4位二进制位二进制计数器计数器74HC161设计一个设计一个21进制计数器。进制计数器。 用用VHDL层次结构设计方法设计程序并仿真（时序），层次结构设计方法设计程序并仿真（时序），底层器件是底层器件是74HC163。 用用VHDL层次结构设计方法设计程序并仿真（时序），层次结构设计方法设计程序并仿真（时序），底层器件是底层器件是74HC161。 2（选做）用（选

17、做）用74HC163设计一个余设计一个余3码计数器。码计数器。盛建伦 53实验内容：实验内容：实验课题实验课题8 时序信号产生电路时序信号产生电路设计设计用VHDL设计一个能够产生如下图所示波形的逻辑电路。用用VHDL编程并仿真（时序）。编程并仿真（时序）。盛建伦 54实验内容：实验内容：实验课题实验课题9 可控计数器设计可控计数器设计 设计一个可控计数器，当控制信号设计一个可控计数器，当控制信号S=0时，是时，是6进制计进制计数器，当控制信号数器，当控制信号S=1时，是时，是14进制计数器。设计出逻进制计数器。设计出逻辑图。辑图。 分别用两种不同的方法设计分别用两种不同的方法设计（行为描述，

18、结构描述），（行为描述，结构描述），用用VHDL编程并仿真（时序）。编程并仿真（时序）。盛建伦 55实验内容：实验内容：实验课题实验课题10 数字钟设计数字钟设计用用VHDL编程并仿真（时序）。编程并仿真（时序）。 设计一个数字钟电路，要求能与设计一个数字钟电路，要求能与7段数码管配合显示从段数码管配合显示从 0时时0分分0秒到秒到23时时59分分59秒之间的所有时间。做出逻辑图。秒之间的所有时间。做出逻辑图。提示：仿真时结合置数观察计满提示：仿真时结合置数观察计满1分钟、分钟、1小时、小时、1天数字天数字钟的变化情况。钟的变化情况。盛建伦 56第三部分第三部分怎样写实验报告怎样写实验报告用学校印制的实验报告纸。用学校印制的实验报告纸。手写报告，不允许打印。不要抄袭。手写报告，不允许打印。不要抄袭。要求书写整齐，字迹工整，不