利用FPGA实现GPS失步下精确守时

1、第27卷第7期 2007年7月电力自动化设备Electric Power Automation EquipmentV01.27No.7 Jul.2007利用FPGA实现GPS失步下精确守时杨永标,杨晓渝,周 捷(国电南瑞科技股份有限公司,江苏南京210003摘要:选用M+12Timing 0ncore Receiver GPS模块、Cvclone系列EP2C8现场可编程逻辑门阵 列(FPGA、10MHz高精度恒温晶振等设计硬件电路,实现GPs时钟在失步情况下精确对时。由GPS模 块接收GPS卫星授时信号,输出秒脉冲和GPS时标至FPGA.同时恒温晶振10MHz脉冲信号输至 FPGA.经FPGA

2、处理后的秒脉冲信号和GPS时标信息通过驱动电路并行送到串口或光纤模块。 软件分成秒脉冲上升沿判别、10MHz晶振脉冲计数、GPS失步情况下秒脉冲生成、GPS时标接收/发 送4个功能模块.用VHDL语言对各软件模块进行功能开发.并给出了程序清单。仿真和试验结果 表明,该方法可保证GPS时钟在失步12h内秒脉冲误差小于50汕s。关键词:GPS;FPGA;硬件平台;软件流程;仿真试验中图分类号:TM 764;P228.4文献标识码:B 文章编号:10066047(2007070109一04提出一种利用现场可编程逻辑门阵列(FPGA 实现在全球定位系统(GPS失步情况下精确守时的 方法m71,经过系统

3、仿真和效果测试,能够保证秒脉 冲1PPS(Pulse Per Second在系统失步情况下12h 内误差小于50斗s,相当于系统电角度小于1。l硬件平台1.1GPS模块GPS模块选用美国Motorola公司M+12Timing Oncore Receiver GPS模块.可同时跟踪12颗卫星. 对时精度高.在卫星接收有效的情况下,1PPS的对时 误差小于500ns。1.2FPGAFPGA选用Altera公司的Cvclone系列EP2C8, 提供了8256个逻辑单元(LE,并具有一整套最佳 的功能,包括嵌入式18bit×18bit乘法器、专用外部 存储器接口电路、4Kbit嵌入式存储器

4、块、锁相环 (PLL和高速差分I/O能力,是一款高速度、高密度、 高性能、低成本的FPGA。EP2C8通过外接4Mbit的 在线串行配置芯片,保存FPGA的程序和配置参数。 1.3高精度恒温晶振需选用一款高精度的恒温晶振作为时间跟踪源, 要求其频率值为10MHz,频率稳定度达到1×10。9s, 频率精确度达到2×l旷9s。1.4秒脉冲及时标输出接口秒脉冲和GPS时标信息的输出电路也是必不 可少的.需要考虑一定多的接口.满足变电站对时的 需要.特殊条件下需要考虑适当的冗余及对外接口 方式。在干扰不是很强的环境下可以采用485方式。但在干扰比较强或者有特殊要求的情况下采 用光纤

5、输出方式。收稿日期:2006一0918;修回日期:20070113 1.5守时时钟模块的硬件电路框图图l给出了守时GPS时钟硬件电路框图:GPS 模块通过天线接收GPs卫星对时信号,将GPS模块 输出的秒脉冲和GPS时标送给FPGA,同时将恒温晶 振的输出10MHz脉冲信号也输入到FPGA中, FPGA将处理后的l PPS信号和GPS时标信息通过 适当的驱动电路并行送到串口或光纤模块。丽靠孤旦避厂一墅壁堡!粤I FPGA丽磊觯业堕蚓修正后秒脉冲1PP!n丽n 秒脉冲 驱动卜+1PPs输出 ,l输出rGPS时标 修正后I坚塑卜二+输出 GPS时标图1守时时钟模块的硬件电路框图Fig.17Ihe

6、block diagmm of clock module2软件流程软件编写主要是在FPGA上完成.应用VHDL 语言对各个软件模块进行功能开发。首先,把FPGA 实现GPS失步情况下精确守时的软件功能分成4个 功能模块,如图2所示。:FPGA功能模块叫c曝豢慧悟霾输出时标进行修正 l一 输出 秒脉冲:剿薯劈未粪荬lO MHz.L兰竺三至二2型爿蕊 瀚器悔嚣 失步情况下秒L翼=卜 1PPs 脉冲生成模块I:巳竺r输出图2FPGA实现守时的功能模块图Fig.2ne block diagram of FPGAsynch fhnction module 电力自动化设备 第27卷2.1秒脉冲上升沿判别模

7、块秒脉冲上升沿判别模块一旦接收到GPS模块 发出的秒脉冲上升沿信息,则首先判断10MHz晶振 脉冲计数值是否在10000000附近,若是,则表明 1PPs为真实的秒脉冲信号,立即驱动输出秒脉冲 信号,同时将10MHz晶振脉冲计数值清零;否则认 为是干扰信号,不予处理。秒脉冲输出的同时,向 GPS时标接收/发送模块置l PPS有效信号。软件 清单如下:library ieee;use ieee.stdlogicl 164.all;use ieee.stdlogicarith.all;use ieee.stdlogicunsigned.all;entity 1PPsJudge isport(a:I

8、N BIT b:OuT BIT; a为1PPs输入 管脚,b为1PPS输出管脚。sigIlal l PPSGood:bit:=0,Nodisturb:bit;lPPSGood为1PPs上升沿检测到置的有效信号, Nodisturb为晶振判别模块判别的无干扰信号。 end 1PPSJudge棚-chitectur bev of l PPsJudge isbegin process(a; 如果1PPs检测到上升沿并判别非干 扰信号,则置1PpS有效信号,并端口输出1PPS信号。 be舀n 4.i“aeVent and a=1and Nodisturb=1then 1PPsGood=1;b<=

9、a;end if:end process;end bev:2.210MHz晶振脉冲计数模块如果GPS没有失步,10MHz晶振脉冲计数模块 负责在1PPS上升沿开始时判别该1PPs信号是否 为干扰信号,若为正常信号则清零计数。如果GPs 失步,则直接将10MHz晶振脉冲送到GPS失步情况 下秒脉冲生成模块。软件清单如下:libmry ieee;useieee.stdlogic一1164.aH;use ieee.stdlogicarith.aU;use ieee.stdlogicunsigned.all;entity 10MHz_Judge isport(c:IN BIT;c为10MHz晶振输入管

10、脚。 signal 10MHz一0ut:bit,1PPSGood为1PPS上 升沿检测到置的有效信号,Nodisturb为晶振判别 模块判别的无干扰信号,10MHzOut为10MHz晶 振输出信号,GPs_10st为GPS失步信号。1PPSGood:bit,GPSlost:bit,Nodisturb:bit:=1;variable PulseCount; PulseCount为10MHz 脉冲计数器。 end 10MHzJudgearchitectur bevl of 10MHzJudge isbegin如果GPs未失步,则判别计数值是否合理, 则置是否为干扰信号标志,同时输出10MHz脉冲给

11、 GPS失步秒脉冲生成模块。process(beginif(GPS lost=0thenif(1PPS.Good=1and(Pulse Count<10000010and Pulse Count>9999990thenNo disturb=O:Pulse Count=0:elseNo disturb=1:Pulse Count+:else ifend if10MHzOut<=c;end pmcess;end bevl:2.3GPs失步情况下秒脉冲生成模块GPS失步情况下秒脉冲生成模块在GPs有效的 情况下,通过累加1min的10MHz晶振脉冲计数值, 求得1min内10MHz

12、晶振由于频率准确度偏差造 成的计数值偏差。一旦GPS失步,该模块就利用晶 振产生的脉冲生成1PPS信号.同时每隔1min对 1PPS脉冲信号进行一次修正。软件清单如下: library ieee;use ieee.stdlogic一1164.all;use ieee.stdlogicarith.all;use ieee.stdlogicunsigned.a;entity 1PPsCreate isport8(b:OuT BIT; b为1PPS输出管脚。 signal 10MHz一0ut:bit,GPS一10st:bit,1PPSGood; 1PPsGood为1PPs上升沿检测到置的有效信号,

13、10MHzOut为10MHz晶振脉冲输入,GPS_lost为 GPS失步信号。variable 10MHz Count:WallCount,Minute_Cnt;10MHzCountold;10MHzCount为10MHz脉冲计数器,10MHz CountOld为10MHz脉冲上次计数器,WarpCount 为计数偏差值,MinuteCnt为分计数值。end 1PPS二Createarchitectur bev2of 1PPS Create isbeginprocess(beginif(GPS 10st=0thenif(1PPS Good=1and Minute Cnt=60then WarD

14、 Count=10MHz Count第7期 杨永标.等:利用FPGA实现GPS失步下精确守时10MHzCountOId;10MHzCount01d=10MHzCountMinutecnt=0; GPS有效情况下计数 10MHz脉冲计数偏差值。elseMinuteCnt+;elseif(10MHzCount=10000000、b<=1:Minutecnt+; 此处生成秒脉冲,脉 宽为200ms。10MHzCount=0;MinuteCnt+;b<=0:else if(MinuteCnt=60此处对1PPs时间每分钟进行修正。10MHzCount=10MHzCount+WarpCoun

15、t;else if(10MHz 0utevent and 10MHz Ou仁1 10MHzCount+;end ifend process;end bev3:2.4GPS时标接收发送模块GPS时标接收/发送模块主要功能是完成GPS 时标信息的串口接收和发送,如果GPS时标信息中 包含的接收到卫星个数不为0,则表明GPs未失步, 则该模块直接转发接收到的GPs时标报文。同时 置GPS未失步标志告知IO MHz晶振脉冲计数模块 和GPS失步情况下秒脉冲生成模块,如果卫星个数为 0,则置GPS失步标志告知上述两模块。同时该模块 在失步情况下随产生的l PPS秒脉冲信号适当对 GPS时标中的时间信息进

16、行修正。下面列出的软件 清单只包括失步判别部分,不包括串口功能部分和串 口接收/发送实现部分(串口功能实现和接收/发送 功能有例子模块可直接套用。library ieee;use ieee.std_lo舀c一1164.all;use ieee.stdlogicarith.a;useieee.std一109icunsigned.all;entity GPSTime issignal GPSlost:bit;GPS-lost为GPs失步信号。 v撕able CoumP1anet; CoumPlanet为卫星数 be西nprocess(如果GPS时标信息中卫星数为o,则 置GPS失步标志。begin

17、GPS时标报文接收并进行分析if(Count Planet=0thenGPSlost=1根据秒脉冲生成时刻对时标的时间信息进行修正 end ifGPs时标报文发送end process;end bev4:3仿真和试验效果应用Cvclone系列FPGA的仿真软件工具 Quartus6.O对上述方法中的软件进行了仿真,仿真 结果如图3所示。o MHz晶振脉冲肌删雌-_删眦朋眦呷眦邶眦邶睢圈 GPS未失步情况下厂厂输入FPGA的1PPSGPS未失步情况下厂厂 FPGA输出的1PPSGPS失步情况下1h ;F厂后FPGA输出的1PPs j 岛o。sGPS失步情况下12h l厂厂后FPGA输出的1PPs

18、型50斗s图3GPS失步情况下仿真图Fig.3Simulative timing during GPS synch failure仿真试验效果表明:由于选用的恒温晶振频率稳 定度很好,在GPS失步情况下,由于每分钟都对1PPS 进行了修正,所以1h测试效果1PPS与未失步情况下 1PPS的误差为0.8斗s,12h测试效果为50斗s。 4结语介绍了一种利用FPGA实现GPS失步隋况下精确 守时的方法,为今后广域保护和广域测控装置应用 GPS进行同步采样对时提供了很好保证,作为一个 精确的时钟源能够很好地应用于电力系统同步采样中。 参考文献:1李泽文,曾祥君,黄智伟,等.基于高精度晶振的GPS秒时

19、钟误 差在线修正方法J.电力系统自动化,2006,30(13:5558. U zewen,ZENG XiarIgjun,HUANG Zhiwei,et出.Method forcorrecting errors0f the GPS-clock based on the high pre-cision crystal oscilIatorJ.Automation of Electric Power Systems, 2006,30(13:5558.2徐燕玲,董公昌,胡淑巧,等.基于现场可编程门阵列的位同步时 钟提取技术研究J.探测与控制学报,2006,28(2:61-64.XU Yanling,D

20、ONG Gong-cha“g,HU Shu-qiao,et a1.Study on bitinphase clock pickup technology based on FPGAJ. Joumal of Detection&Control,2006,28(2:6卜64.3叶淦华.FPGA嵌入式应用系统开发典型实例M.北京:中国 电力出版社.2005.4曾祥君,尹项根,LI K K,等.GPS时钟在线监测与修正方法J. 中国电机工程学报,2002,22(12:4146.ZENG Xiang-jun,YIN Xiang-gen,U K K,et a1.Methods formonitor

21、ing aIld corTecting GPSclockJ. Pmceedings of the CSEE,2002,22(12:4l_46.5商佳宜,江道灼.基于FPGA的智能数字锁相环实现J.继电器, 2005,33(3:7275.SHANG Jia.yi,JIANG Daozhuo.ImpleInentation of an intelligent di舀tal phaselocked loop based on FPGAJ.Relay,2005,33 (3:72-75.6胡晓菁,李朋,郭佳佳,等.基于FPGA多路交流信号同步采集系 统的实现J.继电器,2006,34(3:7175.HU

22、 xiaojing,LI Peng,GUO Jiajia,et a1.Implementation on multichannels data synchronous acquisition system based on FPGAJ.Relay,2006,34(3:7175.7陆佳政,方针,陆新洁,等.基于GPS的高精度频率发生与测量 装置的研制J.华中电力,2005,18(6:1921.LU Jiazheng,FANG zhen,LU xinjie,et a1.High precise fI一 quenc。generation and measure equipmentbased on G

23、PSJ. Centeral China Electric P0wer,2005,18(6:1921. 8王国栋,杜志伟.基于GPS的同步时钟研制及其在电力系统中的 应用J.湖北电力,2005,29(5:27-29.WANG Guodong,DU Zhiwei.Development of GPS based syn chmnous clock and its appication in electric power systemJ. Hubei Electric Power,2005,29(5:2729.9王元虎,周东明.卫星时钟在电网中应用的若干技术问题J. 中国电力,1998,31(2:1

24、0-13.WANG Yuanhu,ZHOU Dong-ming.Some technical pmblemsof satellite clock applied onpowernetworkJ.Electric Power, 1998,31(2:10-13.10徐丙垠,李桂义,李京,等.接收GPs卫星信号的电力系统同步 时钟J.电力系统自动化,1995,19(3:1820.XU Bingyin,U Guiyi,LI Jing,et a1.Syllchronous c10ck in power system by receiving signalfrom GPsJ.Auto啪tion of EI

25、ectric Power Systems,1995,19(3:1820.(责任编辑:李育燕作者简介:杨永标(1978一,男,江苏海门人,工程师,从事变电站综 合自动化的研究工作(E-man:yangrongbiao; 杨晓渝(1977一,男,重庆人,工程师,从事变电站综合自 动化的研究工作:周 捷(1969一,男,广东汕头人,高级工程师,博士,从 事变电站综合自动化的研究工作。ReaUzeac伽rate timiIIg稍th FPGA during GPS synch failureYANG Yongbiao,YANG Xiao.yu,ZHOU Jie(NARI Technology Deve

26、lopment Limited Company,Nanjing 210003,ChinaAbstract:The hardware circuit for realizing aecurate timing during GPS synch failure is designed with a M+12Timing 0ncore Receiver GPS(G10bal Position System module,a Cyclone series EP2C8FPGA(Field Programmable Gate Arravand a 10MHz high.precision constant

27、。temperature crystal. The GPS module receives GPS time signal and sends second pulse and GPS time to FPGA while the constant.temperature crystal sends 10MHz pulse to FPGA.The pI.ocessed second pulse and GPS time are then sent in paraUel to se订al port or optical fiber module through the driver circui

28、t.The four software functional modules are deVeloped with VHDL detection,10MHz crystal pulse counting,a second pulse generation program lists are given. Simulation and experiment show that the 50斗s within twelve hours after GPS synch failure. 1anguage:secondpulse rising edge and GPS time transceive.

29、and their error of second pulse is 1ess thanKey words:GPS; FPGA; hardware platfo瑚; sofhvare now; simulation and experiment(上接第92页continued from page 92Resistivity meter of power cable semiconductor sllieldsWANG Jincheng,HU Yan(CoUege of Electronics and Info瑚ation Engineering,SouthCentralUniversitv f

30、or Nationalities.Wuhan 430074,ChinaAbstract:A resistivity meter of power eable semiconductor shields is developed according to GB/T 127062002and IEC 60502. It consists of four volume resistance measuring modules for conductor shield,insulator shield,heated conductor shield and heated insulator shiel

31、d,centraLlly controlled by high speed MCU C8051. Fourpoint probe measurement is applied fbreach module. Node Voltage measurement is adopted fbr high v01tage and low powr consumption application and multi-step accurate resistor voltage divider isdesigned fbr wide voltage measurement range. The meter

32、is equipped with USB inteIhce to send measured data to the database in PC fbr data analysis and management. It mns stablv and displays the resistivities of semiconductor shield and insulated shield direetlv,with power consumption of single module less than 0.1W and en.0r within±1%. Key words:po

33、wer cable; conductor shield; insulator shield; resistivity measurement 利用FPGA实现GPS失步下精确守时作者:杨永标 , 杨晓渝 , 周捷 , YANG Yong-biao, YANG Xiao-yu, ZHOU Jie作者单位:国电南瑞科技股份有限公司,江苏,南京,210003刊名:电力自动化设备 英文刊名:ELECTRIC POWER AUTOMATION EQUIPMENT年,卷(期:2007,27(7被引用次数:1次参考文献(10条1. 李泽文 . 曾祥君 . 黄智伟 基于高精度晶振的GPS秒时钟误差在线修正方法

34、 期刊论文-电力系统自动化 2006(132. 徐燕玲 . 董公昌 . 胡淑巧 基于现场可编程门阵列的位同步时钟提取技术研究 期刊论文-探测与控制学报 2006(023. 叶淦华 FPGA嵌入式应用系统开发典型实例 20054. 曾祥君 . 尹项根 . LI K K GPS时钟在线监测与修正方法 期刊论文-中国电机工程学报 2002(125. 商佳宜 . 江道灼 基于FPGA的智能数字锁相环实现 期刊论文-继电器 2005(036. 胡晓菁 . 李朋 . 郭佳佳 基于FPGA多路交流信号同步采集系统的实现 期刊论文-继电器 2006(037. 陆佳政 . 方针 . 陆新洁 基于GPS的高精度频

35、率发生与测量装置的研制 期刊论文-华中电力 2005(068. 王国栋 . 杜志伟 基于GPS的同步时钟研制及其在电力系统中的应用 期刊论文-湖北电力 2005(059. 王元虎 . 周东明 卫星时钟在电网中应用的若干技术问题 期刊论文-中国电力 1998(0210. 徐丙垠 . 李桂义 . 李京 接收GPS卫星信号的电力系统同步时钟 1995(03相似文献(10条1.期刊论文 单庆晓 . 钟小鹏 . 陈建云 . 杨俊 . Shan Qingxiao. Zhong Xiaopeng. Chen Jianyun. Yang Jun 基于FPGA的低 成本GPS信号模拟器设计 -计算机测量与控制

36、2009,17(7本文介绍了一种低成本的GPS信号模拟器的设计,根据GPS信号的数学模型.设计了采用FPGA实现所有基带处理功能的方案.利用码发生器产生GPS各卫 星的伪随机码,采用数字延迟滤波器实现信号的延迟处理,采用多级采样率转化器和滤波器串联的方法提高延迟精度,生成的多星基带信号在数字域进行叠 加,再通过正交射频调制得到L1频点的GPS信号;该GPS信号模拟器结构简单,成本低,生成的GPS信号精度高,可以满足部分GPS接收机的测试需求.2.期刊论文 傅遁嘉 . 陈佳品 . 滕依良 . FU Nai-jia. CHEN Jia-pin. TENG Yi-liang 基于FPGA和ARM的G

37、PS信号处理平台-微电子学与计算机 2009,26(4介绍了GPS信号处理平台的具体实现.该平台采用GP2015芯片作为GPS接收机的射频前端,在FPGA上采用Verlog硬件描述语言实现GPS信号12通道相关器 ,采用基于ARM7核的微处理器实现GPS信号的基带处理,在上位机显示处理结果.最终测试结果表明该GPS信号处理平台成功实现了对GPS信号的捕获与跟踪 ,能够实时显示卫星方位与用户坐标,扩展性强,应用前景广阔.3.期刊论文 伍建辉 . 曾庆宁 . 纪元法 . 郭小娟 . WU Jian-hui. ZENG Qing-ning. JI Yuan-fa. GUO Xiao-juan 基于

38、FPGA+DSP实现高动态GPS信号模拟器 -桂林电子科技大学学报 2009,29(4为了测试全球定位系统(GPS接收机在多种运动模式且高保真的环境中的性能,利用已有的星历和用户设定的参数,计算模拟载波和码多普勒频率和卫 星信号延迟,进而在FPGA+DSP架构的硬件平台上,模拟GPS接收机接收到的GPS卫星信号.通过GPS接收机测试模拟器信号的定位结果与模拟器预先设定的轨 迹相比较,其结果表明:高动态GPS信号模拟器能准确模拟多种运动模式下GPS卫星信号.4.期刊论文 赵慷慨 . 汪峰 . 李金海 . 刘玫 . 阎跃鹏 . ZHAO Kang-kai. WANG Feng. LI Jin-ha

39、i. LIU Mei. YAN Yue-peng 基 于FPGA高动态GPS快速捕获协处理器设计实现 -微电子学与计算机 2010,27(2高动态GPS接收机中,扩频信号捕获是系统的关键技术.由于系统的高动态特性,使GPS信号产生较大的载波多普勒频移和伪码多普勒频移,加大了信号 捕获的难度.若采用通常的滑动相关捕获,需要很长的捕获时间;采用传统的全匹配滤波器结构,消耗的硬件资源太大.为提高捕获性能,分析了一种改进的 折叠匹配滤波器并采用相干累加和非相干累加相结合的快速捕获方法,对GPS信号进行码相位的并行捕获,详细介绍了基于FPGA的具体实现.5.期刊论文 胡滨 . 王庆 . 严伟 . Hu

40、Bin. Wang Qing. Yan Wei 基于USB和FPGA的GPS中频信号采集平台设计 -舰船电子 工程 2009,29(9使用GP2015芯片设计了射频前端,将GPS射频信号下变频到数字中频.通过编写USB设备的固件程序、上位机程序和FPGA传输大量中频数据的Verilog程 序,实现了GPS中频数据的接收、传输和保存.在此基础上搭建了GPS中频信号采集平台,通过实验表明该中频信号采集平台能完整地保存GPS中频数据,并且 数据能满足后续信号处理的要求,为GPS基带处理算法的研究提供了可靠的原始数据.6.期刊论文 胡锐 . 薛晓中 . 孙瑞胜 . 徐志伟 . HU Rui. XUE

41、Xiao-zhong. SUN Rui-sheng. XU Zhi-wei 基于FPGA+DSP的嵌 入式GPS数字接收机系统设计 -中国惯性技术学报 2009,17(2接收、下变频及A/D采样,充分利用FPGA的高速并行处理能力和可灵活编程配置的特点实现接收机的基带相关器和用户接口设计,并结合高速DSP的数字信 号处理和丰富的片上外围设备实现接收机的信号处理、导航解算及系统间各部分的无缝连接.系统测试结果说明该数字GPS接收机具有功耗低、体积小、 集成度高、工作性能稳定的特点. 7.学位论文 梁丽芳 基于FPGA利用FFT算法实现GPS C/A码捕获的研究 2009 随着中国二代导航系统的建

42、设，卫星导航的应用将普及到各个行业，具有自主知识产权的卫星导航接收机的研究与设计是该领域的一个研究热点。 在接收机的设计中，对于成熟技术将利用ASIC芯片进行批量生产，该芯片是专用芯片，一旦制造成型不能改变。但是对于正在研究的接收机技术，特别 是在需要利用接收机平台进行提高接收机性能研究时，利用FPGA通用可编程门阵列芯片是非常方便的。在FPGA上的研究成果，一旦成熟可以很方便的移 植到ASIC芯片，进行批量生产。本课题就是基于FPGA研究GPS并行捕获技术的硬件电路，着重进行了其中一个捕获通道的设计和实现。 GPS信号捕获时间是影响GPS接收机性能的一个关键因素，尤其是在高动态和实时性要求高

43、的应用中或者对弱GPS信号的捕获方面。因此，本文在滑 动相关法基础上引出了基于FFT的并行快速捕获方法，采用自顶向下的方法对系统进行总体功能划分和结构设计，并采用自底向上的方法对系统进行功能 实现和验证。 本课题以Xilinx公司的Spartan3E开发板为硬件开发平台，以ISE9.2i为软件开发平台，采用Verilog HDL编程实现该系统。并利用Nemerix公司的 GPS射频芯片NJ1006A设计制作了GPS中频信号产生平台。该平台可实时地输出采样频率为16.367MHz的GPS数字中频信号。 本课题主要是基于采样率变换和FFT实现对GPS C/A码的捕获。该算法利用平均采样的方法，将信

44、号的采样率降低到1.024 MHz，在低采样率下利用成 熟的1024点FFT IP核对C/A码进行粗捕，给出GPS信号的码相位(精度大约为1/4码片和载波的多普勒频率，符合GPS后续跟踪的要求。 同时，由于FFT算法是以资源换取时间的方法来提高GPS捕获速度的，所以在设计时，合理地采用FPGA设计思想与技巧优化系统。基于实用性的要求 ，详细的给出了基于FFT的GPS并行捕获各个模块的实现原理、实现结构以及仿真结果。并达到降低系统硬件资源，能够快速、高效地实现对GPS C/A码捕 获的要求。 本研究是导航研究所承担的国家863课题“利用多径信号提高GNSS接收机性能的新技术研究”中关于接收机信号捕获算法的一部分，对接收机的设计 具有一定的参考价值。 8.期刊论文 葛胜.王庆.曾庆喜.李传君.Ge Sheng.Wang Qing.Zeng Qingxi.Li Chuangjun GPS L2 CM码产生和同步 的FPGA实现方法 -舰船电子工程2009,29(2 随着第一颗GPS IIR-M卫星于2005年9月26日入轨运行,GPS IIR-M卫星为全球用户提供了一个新的民用伪噪