混合仿真下DDS的改进研究与实现

1、混合仿真下dds的改进研究与实现dds(direct digital frequency synthesis，挺直数字频率合成器)是一种从相位概念动身挺直合成所需波形的频率合成技术。因为dds具有相对频带宽、频率辨别率高、频率变幻速度快与相位可延续线性变幻等一系列特点，已被广泛应用于数字通信系统中。目前，可供用户挑选的高性能、多功能的专用dds芯片比较多。然而在某些对控制方式、置频速率等方面有特别要求的场合，设计一个基于高性能(field programming gate array，现场可编程门阵列)的dds就是一个很好的挑选。依据正弦波对称性，把dds的核心部件相位累加器改进为盘旋相位累加

2、器，使得波形存储rom空间降为本来的50 %，频率辨别率提升1倍。另外，在，vc与labwindows/cvi组成的混合环境下，对该系统举行验证。这样，既避开硬件平台的限制，又增强了硬件实现胜利率。2 混合仿真下改进的dds系统的实现由图1可见，改进后的dds系统由盘旋相位累加器、波形存储器、(digital to analog converter，数模转换器)、pll(phase locked loop，锁相环路)与lpf(lowpass filter，低通)构成。2.1 dds工作原理在延续的时钟作用下，相位累加器以k位频率控制字为步进值做累加运算。把累加器的输出作为波形存储器的地址数据，

3、依次读出相应单元的正弦波波形样点数据，然后送往dac举行数模转换后，经lpf低通滤波后输出延续模拟的正弦波形。假设波形存储器rom中存储了一个完整正弦波波形的样点数据，那么通过转变k位频率控制字的大小，就调节了累加器的步进值，亦即转变了输出的正弦波单周期样点数，从而实现了正弦波形的频率控制。如每次对k位频率控制字的累加后，再把n位相位控制字累加进去后，便可实现波形的相位偏移。如每次再对波形存储器输出数据乘以p位幅度控制字后便实现了正弦波形的幅度控制。假如正弦波形的采样深度为d位，那么系统内的n位累加器就打算了波形存储器的存储空间应为2n×d位。假如取n为32位，d为10位，则需要5

4、120 mb的rom资源，这在任何一片fpga芯片中是难以实现的。因为波形样点数据存在大量的重复值，因此本系统采纳了“截尾法”来生成存储器的地址(图1中的地址锁存器完成的就是这个功能)。把累加器输出的高10位作为存储器的地址，从而使得rom空间缩小为1.25 kb。而依据正弦波形的对称性把相位累加器改进为盘旋相位累加器后，使得rom只需存储半波形数据，进而把rom空间再降低50%，变为0.625 kb。2.2 系统参数确实定系统预采纳10位无符号的dac，故存储波形样点数据的rom空间大小为210×10位。即d为10位，m为10位。通过系统的综合仿真报告，可以发觉系统的极限工作频率为

5、197.01 mhz。因此，为了最大限度地拓宽dds的频带宽度，系统中引入了pll来提升时钟信号频率及其稳定度。选定fs为50 mh，fs为190 mhz。虽然奈奎斯特抽样定理已经证实，周期样点数只要保留2个以上便可以无误地恢复波形。可是为了保证完整精确地重建正弦波形，保守地挑选单周期样点的个数应当16个。而盘旋相位累加器的每次溢出只表示有半个正弦波形的输出，即频率控制字的位数比盘旋相位累加器的位数少3位。所以，频率控制字的位数k为28位，盘旋相位累加器的位数以及相位控制字的位数n为31位。2.3 盘旋相位累加器所谓盘旋相位累加器，指的是累加器先以频率控制字为步进值举行加法运算，当累加器溢出后

6、，再以频率控制字为步进值举行减法运算，如再次溢出后，再进入递增式的加法运算阶段，如此循环，故称之为盘旋相位累加器。盘旋相位累加器实质上仍然是以频率控制字为步进值的累加器。他实现“盘旋”的思想主要是依据溢出位cout。假如cout=0，则正常输出;假如cout=1，则取反后输出。由此不难得出，改进的dds系统的频率辨别率f、相位辨别率p以及系统输出正弦波的频率fo由式(1)、式(2)以及式(3)给定：假设幅度控制字大小为1，则由式(1)，(2)，(3)可知系统的频率辨别率f约为0.044 hz，相位辨别率p约为8.382*10-8度，输出正弦波的最高频率fmax为11.875 mhz以及最低频率

7、fmin为0 hz。由此不难看到dds的优点：输出信号的频带宽、频率辨别率以及相位辨别率高。3 存储器初始化文件(*.mif文件)的生成以及对仿真数据等间隔采样提取波形存储器调用lpm_rom元件实现。为了得到1 024个10位正弦波的半周期无符号幅值样点数据，并生成相应的存储器初始化文件(*.mif文件)，需要把正弦波波形移至x轴上方后举行采样。采样公式为：在quartus6.0软件中对dds举行波形仿真后，把仿真结果保存为含有时光和对应样点数据的*.tbl文件。然后在vc中，依据tbl文件的存储格式，编程实现对时光和样点数据的分别提取。尽管quartus6.0是一款非常优秀的(elec-t

8、ronic design automation，设计)开发工具，但是其仿真结果直观性差，有须要借助第三方工具来观看验证仿真结果。而且可以利用第三方工具来仿真dac以及lpf。在本系统中，挑选了信号处理函数库极其丰盛、可视性很强的开发平台labwindows/cvi 8.0。因为quartus6.0仿真生成的tbl文件中的仿真数据在时光上并不是等间隔的，因此在labwindows中举行滤波处理之前，必需对仿真数据举行等间隔采样。等间隔采样的办法是“递进式查找法”，采样原则是每个周期采样512个点。4 仿真结果与分析在labwindows 8.0中用法他的高级信号分析库中的五阶切比雪夫函数对等间隔

9、采样后的样点数据举行滤波，便可得到图2(11.875 mhz的dds仿真，等间隔采样以及滤波后的波形)、图3(20 hz的dds仿真，等间隔采样以及滤波后的波形)的仿真结果。由图2、图3中dds的仿真波形中存在大量的毛刺，这主要是因为多位的波形数据传输到fpga的管脚时存在极小的时光误差造成的，属正常现象。这可以通过后面的滤波电路消退，而图中的滤波后的波形也非常抱负。图2、图3中的值只是归一化的电压。5 结 语文中具体描述了基于quartus6.0，vc 6.0和lab-windows/cvi 8.0混合仿真环境下设计并实现一个改进的dds系统的办法和过程，这个数字系统设计的特点就是设计彻低避开了硬件平台的限制，同时提升了系统硬件实现的胜利率。另外系统中盘旋相位累加器的引入把rom空间的开销降低50%，辨别率提升1倍。但是，因为dds内