基于QuartusⅡ的伪随机m序列发生器的设计

1、基于Quartus n的伪随机m序列 发生器的设计作者:日期:通信系统课程设计报告设计题目：伪随机m序列发生器的设计班 级：13 物联网1姓 名：李亚军学 号:20133 1 31 3 6指导教师：程钦、任艳玲课程地点：60-507江苏理工学院电气信息工程学院2106年 9月8日序言 1第1章Quar t us II软件介绍 21 . 1 Quartus II 简介 2第2章 基于Quart u s H的伪随机m序列发生器的设计32 . 1伪随机m序列发生器的设计要求 32. 2伪随机m序列发生器的设计 32.3伪随机m序列发生器的实现 51.1 .1原理图输入法实现与仿真结果分析 52.3

2、. 2 VHDL语言实现与仿真结果分析 72. 4设计分析与总结 92. 4 .1故障分析 92.4.2功能分析 9参考文献 10体会与建议 11附录1 2随机噪声降低了通信系统的可靠性，限制信道容量但又可以用于测试通信系统性能 和提高保密通信，所以就有伪随机序列的产生。因为其具有类似于随机噪声的某些统计 特性又避免了随机噪声不能重复产生和处理的缺点。m序列是最长线性移位寄存器序列的简称，是一种伪随机序列、伪噪声（PN）码或伪随机码。可以预先确定并且可以重复实现的序列称为确定序列；既不能预先确定又不能重复实现的序列称随机序列；不能预先确定但可以重复产生的序列称伪随机序列。m序列是目前广泛应用的

3、一种伪随机序列，其在通信领域有着广泛的应用，如扩频 通信，卫星通信的码分多址，数字数据中的加密、加扰、同步、误码率测量等领域。在所有的伪随机序列中,m序列是最重要、最基本的一种伪随机序列。它容易产生, 规律性强，有很好的自相关性和较好的互相关特性。采用原理图输入和VHDL语言产生周期为12 7,码元速率为5 0HZ的m序列第一章Quartu s n软件介绍1. 1 Q ua r tus H 简介Quartus I I 是Altera 公司的综合性P LD/FP热开发软件，原理图、VHDL V e r ilogH D L 以及 A HDL（Al t e r a Har d war e 支持 De

4、sc ri p tio n Lang u age） 等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整 PLD设计流程。 Quar t us I I支持A lt e ra的I P核，包含了 LPM/Mb gaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加 快了设计速度。对第三方EDAX具 良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。止匕外，Quart us II 通过和DSP B u i lde r工具与M atlab/ S i mul i n k相结合，可以方便 地实现各种DS P应用系统；支持Al

5、ter a的片上可编程系统（SOPC开发，集系统级设 计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。Al t era Qua r tus I I作为一种可编程逻辑的设计环境，由于其强大的设计能力和直观易用的接 口，越来越受到数字系统设计者的欢迎。Qu a r t us II提供了完全集成且与电路结构无关的开发包环境，具有数字逻辑设 计的全部特性，包括：可利用原理图、结构框图、 Verilog HDL、AHDL和VHEL完成电 路描述，并将其保存为设计实体文件；芯片（电路）平面布局连线编辑；Log 1 cLock增 量设计方法，用户可建立并优化系统，然后添加对原始系统的性能影

6、响较小或无影响的 后续模块；功能强大的逻辑综合工具；完备的电路功能仿真与时序逻辑仿真工具；定时/时序分析与关键路径延时分析；可使用S 1 gnalTap II逻辑分析工具进行嵌入式的 逻辑分析；支持软件源文件的添加和创建，并将它们链接起来生成编程文件； 使用组合 编译方式可一次完成整体设计流程；自动定位编译错误；高效的期间编程与验证工具； 可读入标准的EDIF网表文件、V HDL网表文件和V er i 1 og网表文件；能生成第三 方EDAa件使用的V HDLM表文件和Veri 1 og网表文件。第二章 基于Qu artus n的伪随机m序列发生器的设计1.1 伪随机m序列发生器的设计要求采用

7、原理图输入法，完成后可进一步选做采用VH DL语言输入法实现。根据m序列产生原理,确定m序列发生器具体设计方案。设计m序列产生电路原理图、调试及仿真时时序波形。序列周期要求为127 ,码元速率为50Hz。2. 2伪随机m序列发生器的设计©<c0 c3=c7，>>!>>>>>1-a-1LaJLaJL-aJLaJLaJLaJ图1所设计的m序列线性反馈移位寄存器原理图输m1出图4的m序列线性反馈移位寄存器原理图3线性反馈移位寄存器原理图x7、x3、x0的系数为1所以可得n=7查询图2本原多项式表得本原多项式：f(x) x7 x3 1。又因为本

8、原多项式线性反馈移位寄存器产生的周期最长序列，p 2n 1。因题目要求序列周期为P=127,即可列出不等式为：127 2n 1。由不等式求得n最小值为7布审等席式代教式 人进制表示法代他式Id制程融2+1 + j714/* */*/*-3JC* *£ + I1115/ +*+1100003 dr +富 +12316翼”+ A12 /上鼻 1210013 11 d* J4517J11 + iJ +-1400011 61z6 + x + i103IN1WXJ2017 1/* iHI19上身 '号'+ / + 1E + 12000047*J +x*+/ +1435201 -

9、八14OWH19/ " +1102921t31 + J? +11DUUOOM1。201122F +x +129(X)000iJ1 + 2 + 1400523一+ +1400(X)0410 1xrr + X* +1* + X + I1012324<* +S +I+1ioco«n(nL n |工"* Jt * 12003325/ +/ +1200000011由图4的m序列线性反馈移位寄存器原理图可得序列周期要求为127的伪随机m序列产生过程如下：将a6原有值给a5,将a5原有值给a4,将a4原有值给a3将a3原有值给a 2,将 a2原有值给ail ,将al原有值

10、给a0,将a0与a4原有值异或后给a6。如此循环，a 0 输出数据即为序列周期要求为1 2 7的伪随机m序列。按此方法可算出序列周期要求为127伪的随机m序列一个周期内数据如图5所示， a6至aO下方对应的数据即初始值为 1000 000按上述循环的结果，n下数据是前面数 据循环到第几次时出现的。从图中可看出 0-126无重复数据，从1 2 7开始与0126 内数据重复出现可知其周期即为127。a0一列即序列周期要求为127的伪随机m序列。101 D a 1103i D 10111110Q 101001 Bl1011111101,110 ii 0510：01011121：01 i) 11 8f

11、l110001011301 I D I 01 BT0110001 lida 01 J o 10 B300110 (J Q 1151 c 1.111 B3101100 lift110011090010011 Q 1170110011910L (>0 L 111800110 -Ci 152000100111900011-00931000100120Q Q 0 D 1109401 C 0510121000001 I 9500100 a 11221。 Q D 0。 t 隙0 D ：1000123110 口。 n 0 9T0000100124Q 11 D 0093u ：0010125i n L 1

12、 u _p a s000000 L L25110110 JL 1W1-000 I 0121-u11y11u1ULioiiaii10201 (J 000 0 128Q 1 o 11-0110300 L ：' ：i 00129101 D 11 Q 1Q410010003301010105o i o j i e i2d11101011|»C 010010132Il L 1 I a 1 C 1071001 J 011331 C 11101 los11 C 0100134o i o i i i o01100 J 0135001011 I 110L D 1104113Pa5a +心2al

13、aOT110Duo0jc01口u0001DO'L0DO'021O'D1Q0l3D1D0ID040l1001051口P101e11DQ1QJ701I0010K10110O'1g01D11D0100O'1011Qii1O'口1D11121100I0113111Q01141i11白Oi11501L1100161u1111J17L1D11111811L011I19011D11200QL110121QqP-11Q羽QQQ0111331O'D0D112411口Q0025_11100O'02日1111000£71t11to.D1111

14、11023111111L0二11;110611L10ttd111110u0L1.11L0001111100O'101110o.D1011L00se1LQIL10峦0L1Q1114Q061101I41001LOi14210u0L1D430L0L011441Q100O'116010100-D4科Qp1QLQ'Q4T1QQIQ1Dq吕0100101491010010eo1L010Oi1511L1QLQD521111010S31L1110IC4011J110551Q111115501011115T1Q101110I01011Q1010IQ1QJ01Q0Q10t0I0061010

15、00Qi0641Q9g0106S0l00:01w10100006T11D10Q06601101006©10110107011011Q一71111Q11072111101173Q11.11Q17400】11107S10。111I黑.11Q011二7T1110011TS0I1100I75601110cSO1001110Bl010011162图5所计算数据图（周期为127。0-126无重复数据，从127数据开始重复）2.3伪随机m序列发生器的实现2 .3 . 1原理图输入法实现与仿真结果分析图6 Quartus II实现m序列电路原理图按照图4原理图，选用7个D触发器和1个异或门按照原理图

16、相连接。D触发器为上升沿有效，PRN引脚低电平时Q引脚输出为高电平，CLRN引脚低电平时Q引脚输出为低电平。如图6的第一个D触发器PRN引脚开始输入一个低电则 Q引脚输出为高c0输出为m序列，c1-c 6是为了易于分析结果电平可以防止Q引脚开始为低电平则整个电路都在低电平循环无法验证结果是否正确12336.54 i：sDp rsLOpT 5L.M2 =i.fipe s生叫3 s2.3B s5. £64 32 E4 xliiruiiw itiiiiiiwoiiniiaiiiTiwwiiiiiwiiriTjniiijij miiiniwiiiiBiii uiiiniwir r it则 i

17、mwii mwiriow 皿imniurp nTiijmiiuiiujioinrL-JTUuinxjimruiELTjnuLL二jhittljwnournnurLTinuu/ junoirini 一ttittl-JiTrrimunnruwiLTinLnjuLJJiniLnrLrTTJimjJinnjiLT一uinuirji JinTirLm UJL-jnr-TTTJumiunnMU一一二HLTJLLJLinLnrLmrjuijnEJ.KraLU-ninLniA jluilttvtTj jinrrLTxjunr二ttw二tujulljl工inrLTTTJiiunriTTurjotuull。=队工

18、一_r：u 匚匚nrLrJE_FrumJ5nLPLJLJUVJTLL_rTLTIUE3hMJUlTJTmLL JOLFLLJTLJiLuirjTLTinumrjinrui_nnnLJUULJULnirn_rLnuiRjrmLjrmjiiM_nronmjuLuniLnrLr-LnnjrMirTLT-Lnnju图7 Quartus II实现m序列电路原理图的仿真结果图由图6电路原理图可知时钟周期为输出的m序列周期2倍。又因为码元速率要求为5 0 H z ,所以时钟频率应设置为0. 0 1秒(1/50* 2 = 0.01 s )。又因为序列周期要 求为1 2 7则m序列周期为2.54s( 1 /5

19、0 *127= 2 . 5 4 s)。即仿真结果应该在 2. 54 s后数据开始重复出现。如图7仿真结果c 0-c6与算出的数据a0-a6对应，仿真图高电平为1 ,低电平为0。仿真图纵向结果与数据横向结果对应，将仿真图与图5数据对比可知能产生符合 要求的序列。b为时钟信号一个上升沿产生一组数据。大图为整体图，左右两张图分别 为大图开始与2.54s处图的放大效果。经对比2. 5 4s后图像与开始一样即仿真数据与开 始数据重复。故该电路可以产生序列周期要求为12 7的伪随机m序列。c0输出数据即序列周期要求为1 27的伪随机m序列。2.3.2VHDL§言实现与仿真结果分析LIBRARY

20、IEEE;USE IE EE STD _ LOGIC _1164. ALL;USE IEEE.S TD_LOGIC_UNSI GNED.ALL;ENT ITYlyj I SPORT (CLK:IN STD _ LOGIC;时钟信号E N:IN STD_LO G I C;使能信号，高电平将D0值给YD0:IN STD_LOGIC_VECTOR6 DOVNTO 0);-输入初始值Y:OUT STD_LOGICVECTO R(6 D OWNTO 0);-输出信号 m序列E ND E NTITY 1 yj;ARCH T ECTURE B V OF lyj I S BEGINPR OCE SS( C L

21、K ,EN)VARIABLE D1 S TD_ LO GIC_VECTDR (6 DOWN TO 0) ;-D1 与 D2 为变量用于 实现逻辑功能VARIAB LE D2:STD _LOG IC_VEC TOR(6 DOW TO 0); D0 与 D2 高低位与原理图 a6-0对应BE GINI F EN=' 1 'T HENEN= 1 时 D0 值给 D1DI: =D 0;ELSIF CLK'EVE NT AND CL K ='1'T HEN上升沿有效D2(6): =(D1(4) XOR D1(0)；-由原理图得 D1(4)与 DI (0)异或值给

22、D2 (6)D2 (5) : =D 1(6) ;- D 1 (6)值给 D2 (5)D2 (4):= D 1 ( 5 );D2 (3) : =D1(4);D2(2) : =D1 ( 3 );D2(1):=D1(2);D2(0) : =D 1 ( 1 );D1( 6 ): = D 2 (6);-D2( 6 )值给 D1(6)D 1(5):= D 2 (5);D1(4 ):= D2( 4 );D1(3 ):= D2(3);DI ( 2 ):= D2( 2 );DI ( 1)： =D2(1)；D1 (0) : =D2(0 );END IF;Y<=D1;-D1 值给 YE ND PRGE E S

23、S;END BHV;由程序可知一个时钟周期输出一个 m序列码元。又因为码元速率要求为 50Hz ,所 以时钟频率应设置为0 .01秒(1 / 5 0* 2 =0.0 1s)。又因为序列周期要求为1 2 7则m序列周期为2. 54s(1 /50* 1 2 7 =2 .54s)。即仿真结果应该在2. 5 4 s后数据开始 重复出现。由程序可知CLK为时钟源上升沿有效，EN为高电平将D 0数据给D 1。Y为输出引 脚，Y 0引脚为产生m序列数据，如图8所示第一个上升沿开始产生 m序列。下面两张图分别为大图开始与2. 5 4s处图的放大效果。经对比2.54 s后图像与开 始一样即仿真数据与开始数据重复

24、。将 Y输出数据与图5对比可知能产生题目要求的 序列。故该电路可以产生序列周期要求为127的伪随机m序列。Y 0数据即序列周期要求为1 27的伪随机m序列。s j*j *| Poinfe-315 ns349 E 3imiifflnmumniiiinnimnnugniiHininmNiiNiiniiiiramnHmiiimmMAinumHinmimni皿 I ! ! hHII）加Ml1 ideiii iiii iiiii > 1iiaii na ci lai： 1 "IFrllJ-rinrTI ill li di FFr lr rr 11 In rf I I i il i rm

25、i i rmriTTriTLWmniL加!3mjjnuLiinn门momuiju0M0CO1.JTjiljfhJJ JJ山上.IFTWrWTTHWl.d .JJ. J.JJ.J.JJJ. 4mmnrwnnrLumoiiunjLwjLJiuiLF_rLnwjiFLJinrnwir_TTnLUJL uinrnrLnjiw_TLmjLinijr二BirLnniniLUJLJuniEmmnmuirnmnrLrmiJLULJjJirmr血nmrln®niOnrLimrL词血jUERinintrFTLiniOT/L叽 iJirnniLnHlL揶?PJ1 nnm n nuinnii. nrrnir

26、n. min in tn mm nnniirM anriniuinn_nmnu.,jinnnnn n nniunm inn n w n JinmiULjnrn nrinnu Biiniijnr rtnrn nnnm nn 1LiLLirTLj7mrmjiinrLunnmu_kMT_rLrTJiLniiLi.niMrjnr.rL.iimnn_nf hfe L uuirnrrLTL图8 Quartus II实现m序歹【VHD印言的仿真结果图由士 国HDU> 1 凰 V 00和IBHMfiX 】如（5555口1"。,丈 jMltBI口 ）（""1叫国1001m 工 口tIOI口 工,RUML ,2.4设计分析与总结2.4.1 故障分析现象：m序列输出始终为低电平原因：初始值为0,则电路一直为0循环2.4. 2功能分析可以产生周期为127，码元速率为5 0 Hz的m序列。VHD印言可以自定义初始数据参考文献1樊昌信.通信原理MD .北京