xxx芯片概要设计模板

1、项目名称XXX 芯片概要设计项目名称XXX 芯片概要设计文件编号 xxxx版本 1.1版本记录：版本日期修改者修订内容1.02010-5-27安丰军创建此文件1.12010-7-13安丰军根据评审结果修改北京星河亮点通信软件有限责任公司 - 14 -目录目录 - 3 -1 XXX 芯片介绍 - 5 -2 XXX 芯片综述 - 6 -2.1 XXX芯片应用环境 -62.2 XXX芯片功能简述 -62.3 XXX芯片的内部功能模块划分 - 62.4 XXX芯片的内部功能模块结构图 - 62.5 XXX芯片处理流程 -72.5.1处理流程一简介 - 7 -2.5.2处理流程二简介 - 7 -3 XX

2、X 芯片管脚信号定义 - 8 -3.1 XXX芯片管脚定义 - 83.2 XXX芯片外部接口 - 83.2.1外部接口一介绍 - 8 -3.2.2外部接口二介绍 - 9 -4 模块结构详细说明 - 10 -4.1 一级模块一 - 104.1.1功能描述 - 10 -4.1.2接口说明 - 10 -4.1.3实现说明 - 10 -4.1.4表项/寄存器设置 - 10 -4.1.5 重要资源使用情况说明 - 10 -4.2 一级模块二 - 114.2.1功能描述 - 11 -4.2.2接口说明 - 11 -4.2.3实现说明 - 11 -4.2.4表项/寄存器设置 - 11 -4.2.5 重要资源

3、使用情况说明 - 11 -5 参考资料 - 12 -6 附录一： XXXX - 13 -1 XXX 芯 片 介 绍简要介绍一下芯片研发的具体项目、背景、使用环境、芯片类型等；说明选型依据， 至少对比两款芯片 。2 XXX 芯 片 综 述2.1 XXX 芯片 应用环境简要介绍一下芯片的使用环境，要有框图，要说明和外部的接口。例如图 2-1 射频模块原理框图2.2 XXX 芯片 功能简述 简要介绍一下芯片的主要功能 。2.3 XXX 芯片 的内部功 能模块 划分 简要介绍一下芯片的模块划分，至少细化到一级模块。例如2.4 XXX 芯片 的内部功 能模块 结构 图 芯片一级框图的结构框图 。图 2-

4、2 RF_FPGASX35T 芯片内部模块结构图2.5 XXX 芯片 处理流程简要介绍一下芯片的主要处理流程、工作时序等。2.5.1 处 理 流 程 一 简 介 说明处理流程一 。2.5.2 处 理 流 程 二 简 介 说明处理流程二 。3 XXX 芯片 管 脚信 号定 义3.1 XXX 芯片 管脚定义管脚的电气特性、 特殊处理 （如上拉 /下拉、阻抗匹配等） 等需要特殊说明的部分在 “3.2XXX 芯片外部接口”相应章节予以说明；信号的命名应当表明高有效 or 低有效，并有相应 的文字说明 。XXX 芯片管脚信号定义如下表所示。表 3-1 XXX 芯片管脚信号定义信号名称位宽类型电平说明位置

5、时钟 /复位信号接口clk 11INLVCMOS33输入时钟一，频率 xxMAB15clk 21INLVCMOS33输入时钟二，频率 xxMY21rst 11INLVCMOS33复位信号一AF23外部接口一interface1_sig_116IOLVCMOS25地址数据复用信号AE18,AD18,AF17,AE17AE16,AD16,AF15,AE15AD15,AF14,AD14,AF13AD13,AE13,AB7,AE6interface1 sig 21OUTLVCMOS33本地端请求数据中止信号AF22interface1 sig 31INLVCMOS33本地端就绪指示信号AC22外部接口

6、二Interface2_sig_116IOSSTL18_II地址数据复用信号AE18,AD18,AF17,AE17AE16,AD16,AF15,AE15AD15,AF14,AD14,AF13AD13,AE13,AB7,AE6Interface2 sig 21OUTSSTL18 II本地端请求数据中止信号AF22Interface2 sig 31INSSTL18 II本地端就绪指示信号AC22注意信号名称定义要符合 FPGA 编码规范，按照不同的组别进行信号分类。3.2 XXX 芯片 外部接口3.2.1 外 部 接 口 一 介 绍接收芯片的外部接口一，要有管脚定义、时序图、操作指南、参考文档/设

7、计等 。3.2.2 外 部 接 口接收芯片的外部接口介绍，要有管脚定义、时序图、操作指南、参考文档/设计等 。4 模 块结 构详 细说明4.1 一 级 模块 一4.1.1 功 能 描 述 简要介绍一下该模块的功能 。4.1.2 接 口 说 明表 4-1 一级模块一信号定义信号名称位宽类型说明外部接口clk 11INPUT外部输入时钟 1clk 21INPUT外部输入时钟 2rst 11INPUT外部复位信号 1interface1 sig 11INPUT外部信号 1Interface2 sig 11OUTPUT外部信号 2内部接口inner sig 11INPUT内部信号 1inner sig

8、 21OUTPUT内部信号 2注意信号名称定义要符合 FPGA 编码规范，按照不同的组别进行信号分类。4.1.3 实 现 说 明一级模块一的实现说明，要有结构框图、主要功能说明、工作时序等 。4.1.4 表 项/寄存器 设置一级模块一的表项 /寄存器说明等 。4.1.5 重 要资源使用 情况说 明reg 、BRAM 、乘法器、时钟资源等 。一级模块一的资源使用情况估计，包括但不限于4.2 一 级 模块 二4.2.1 功 能 描 述简要介绍一下该模块的功能 。4.2.2 接 口 说 明表 4-2 一级模块二信号定义信号名称位宽类型说明外部接口clk 31INPUT外部输入时钟 3clk 41INPUT外部输入时钟 4rst 21INPUT外部复位信号 2interface1 sig 21INPUT外部信号Interface2 sig 21OUTPUT外部信号内部接口inner sig 31INPUT内部信号 3inner sig 41OUTPUT内部信号 4注意信号名称定义要符合 FPGA 编码规范，按照不同的组别进行信号分类。4.2.3 实 现 说 明一级模块二的实现说明，要有结构框图、主要功能说明、工作时序等 。4.2.4 表 项/寄存器 设置一级模块二的表项 /寄存器说明等 。4.2.5 重