(推荐下载)可综合Verilog学习理解

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2、朝阳 3111190025、基本Ver i log中的变量有线网类型和寄存器类型.线网型变量综合成wire,而寄存器可 能综合成WIRE,锁存器和触发器。二、verilog 语句结构到门级的映射1 连续性赋值:assign连续性赋值语句逻辑结构上就是将等式右边的驱动左边的结点。因些连续性赋值的 目标结点总是综合成由组合逻辑驱动的结点.Assign语句中的延时综合时都将忽视。2、过程性赋值：过程性赋值只出现在always语句中。阻塞赋值和非阻塞赋值就该赋值本身是没有区别的，只是对后面的语句有不同的影 响。建议设计组合逻辑电路时用阻塞赋值，设计时序电路时用非阻塞赋值。过程性赋值的赋值对象有可能综合

3、成wire, latch,和fl ip一flop,取决于具体状 况。女口，时钟控制下的非阻塞赋值综合成fl ip-flopo过程性赋值语句中的任何延时在综合时都将忽略。建议同一个变量单一地使用阻塞或者非阻塞赋值。3、逻辑操作符：逻辑操作符对应于硬件中已有的逻辑门4、算术操作符：Verilog中将reg视为有符号数，而integer视为有符号数。因此，进行有符号操作时使用integer,使用无符号操作时使用reg。5、进位：通常会将进行运算操作的结果比原操作数扩展一位，用来存放进位或者借位。女口：Wire 3:0 A, B；Wire 4:0 C;Ass i gn C=A+B；C的最高位用来存放进

4、位.6、关系运算符：关系运算符： ,=和算术操作符一样，可以进行有符号和无符号运算，取决于数据类型是reg , net还是integer。7、相等运算符：二二，！二注意：二二二和！二二是不可综合的。可以进行有符号或无符号操作，取决于数据类型8、移位运算符：左移,右移，右边操作数可以是常数或者是变量，二者综合出来的结果不同。9、部分选择:部分选择索引必须是常量。10、BIT选择：BIT选择中的索引可以用变量，这样将综合成多路（复用）器。11 x敏感表：Always过程中，所有被读取的数据,即等号右边的变量都要应放在敏感表中，不然, 综合时不能正确地映射到所用的门.12、IF：如果变量没有在IF语

5、句的每个分支中进行赋值， 将会产生latch.如果IF语句中产 生了latch,则IF的条件中最好不要用到算术操作.Case语句类似。Case的条款可 以是变量。如果一个变量在同一个IF条件分支中先赎值然后读取，则不会产生latcho如果先 读取，后赎值，则会产生latcho13x循环：只有for一loop语句是可以综合的。14、设计时序电路时，建议变量在always语句中赋值,而在该always语句外使用， 使综合时能准确地匹配建议不要使用局部变量。15、不能在多个always块中对同一个变量赎值16、函数函数代表一个组合逻辑，所有内部定义的变量都是临时的，这些变量综合后为wireo17、任

6、务:任务可能是组合逻辑或者时序逻辑，取决于何种情况下调用任务.18、Z:Z会综合成一个三态门，必须在条件语句中赋值19、参数化设计：优点：参数可重载，不需要多次定义模块三、模块优化1、 资源共享：当进程涉及到共用ALU时，要考虑资源分配问题。可以共享的操作符主要有：关系 操作符、加减乘除操作符通常乘和加不共用ALU,乘除通常在其内部共用。2、 共用表达式：如:C二A+B；D二G+ (A+B)；两者虽然有共用的A + B，但是有些综合工具不能识别.可以将第二句改为：D二G+C;这样只需两个加法器.3、 转移代码：如循环语句中没有发生变化的语句移出循坏.4、 避免latch：两种方法：仁在每一个IF分支中对变量赋值。2、在每一个IF语句中都对变量赋 初值。5：模块：综合生成的存储器如ROM或RAM不是一种好方法。最好用库自带