3GSps超高速ADC系统设计解决方案

1、3gsps超高速adc系统设计解决方案 包含千兆采样率的系统设计会碰到许多复杂状况。濒临的主要挑战包括时钟驱动、模拟输入级和高速数字接口。本文探讨了如何才干克服这些挑战，并给出了在千兆赫兹的速度下举行系统优化的办法。在研究中，时钟设计、差分输入驱动器的设计、数字接口和布局考虑都是非常复杂的问题。本文中的参考设计将采纳adc083000/b3000。 时钟源是高速数据转换系统中最重要的子之一。这是由于时钟信号的定时精度会挺直影响adc的动态性能。为了将这种影响最小化，adc的时钟源必需 具有很低的定时颤动或相位噪声。假如在挑选时钟电路时没有考虑该因素，则系统的动态性能在很大程度上将不由前端模拟输

2、入或adc的质量打算。抱负时钟总能 在电平跳变之间保持精确的时光间隔。而实际中，时钟边沿之间的时光间隔是在不断变幻的。这一定时不确定性的结果，会使被采样波形的信噪比在数据转换过程中 降低。对于全部的颤动源，系统所能容忍的最大时钟颤动即由颤动所引起的噪声不超过量化噪声(1/2 lsb)可由下式定义：假如输入(vin)经过优化等于adc的满量程(vinfsr)，则对颤动的要求就只与adc的辨别率(n位)和被采样的输入频率(fin)相关。当输入频率达到奈奎斯特速率(对于1.5gsps的转换速率为750mhz)时，总的颤动要求为：这个值是各种缘由引起的颤动的总和。adc器件内部所引起的颤动被称为孔径颤

3、动。以adc083000为例，在数据表中给出的孔径颤动为0.4ps， 该值将adc时钟的颤动规范限制在0.4ps。但是，当被用于数据转换系统时，容易地将的性能数据匹配到所需的规范，可能还不足以得到所期望的结 果。这是由于基频附近存在的其它频率成分也起着重要的作用。因此，有须要用来检查时钟信号，并确定与基频相关的能量没有分布到过宽的范围内。扩 展到更高频率上的尖峰是可见的，并且也会挺直影响颤动性能。图1显示了为adc083000所推举的时钟电路。它由一个与vari-l压控振荡器(vco)相连的锁相环(pll)器件(lmx2312)组成。 此pll和vco在奈奎斯特输入频率下仍能使adc08300

4、0产品维持所需的信噪比(44db)。图2中的fft显示了adc08d1500在1.5 gsps的时钟速率下，采纳图1中的电路采样100mhz输入频率时的动态性能。通常用法一个差分作 为单位增益的单端到差分端的转换器。为什么adc需要差分输入呢?由于差分信号不仅有利于抑制共模噪声，还能提高adc的谐波性能。降低偶次谐波能带来更 好的动态性能。用法运放来替代举行单端到差分端转换的优势在于放大器能允许直流信号通过而变压器却不能。并且用法放大器比用法变压器更简单对增益进 行控制。当设计结束后检查放大器的失调电压时，要移除运放输入端的激励信号。现在用法wavevision的adc评估软件，举行采样并在时

5、域中观看这些样 本。当运放的输入电压为零时，adc的输出应当处于半量程，即128(8位转换器)。放大器的任何输出失调误差都会引起输出码偏离半量程。这样就能测量运 放的输出失调误差。假如存在很大的失调电压，则需要检查运放输入端的阻抗匹配，由于输入端的阻抗失配会转变输出失调电压，因为输出幅度受到限制，因此会减 小adc的动态范围。捕捉数字输出数据以很高的频率(1gsps甚至更高)对信号举行采样意味着由转换器产生的数字输出数据必需迅速地被存储或起码被迅速地转移。adc为它的两个通道提供 了复用数据输出。这一办法将数据率降低了一半，但增强了所需的位数。对于1gsps的采样率，adc的转换数据输出速率为

6、500mhz。即使以这一被降低 的速度输出，大多数分立或内部存储器还是难以牢靠地捕获数据。因此最好用法双数据率(ddr)的办法，在时钟的升高沿和下降沿均传输数据。这样对 于ddr信号，数据率不变，但时钟频率再次被减小一半，变成易处理的250mhz。这一频率处于目前存储电路可实现的范围之内。在将数据存入存储 器之前，在fpga器件的输入端需要一对中间数据锁存器。第一个锁存器由一个同相数据时钟控制，而其次个锁存器则由一个相差为180的异相或反相数据时 钟控制。为了简化这一计时要求，fpga通常具有pll(锁相环)或dll(延迟锁相环)形式的数字时钟管理器。这些器件允许在内部产生相位锁定到一个输入时

7、 钟的时钟信号，并提供0、90、180和270的相位延迟。这一时钟管理特性通过提供一个精确的相移180的时钟，使ddr的时序能有效地工 作。它还能确保到来的数据与下降沿同步，因此能牢靠地被数据锁存器捕捉。被锁存后，到来的数据可以被转移到fifo存储器或block ram中。这样系统微控制器就能以较慢的速度简单地从中找回这些数据，举行捕捉后的处理。电路板布局因为数字开关的瞬时变幻主要由高频成分构成，趋肤效应告知我们规律变幻产生的噪声几乎与地平面铜皮的总质量无关。总表面积比地平面的总体积更为重要。 典型的弥漫噪声的数字电路与敏感的之间的耦合会导致很差的性能，并且似乎无法隔离和补救。解决这一问题的办法就是要很好地将模拟电路与数字电路分 开。因为所引起的公共回流路径会在adc的模拟输入“地”中引起涨落，从而在转换结果中引入额外的噪声，因此不应将高功率的数字元件放置在任何线性元件或 模拟与混合信号元件的电源线和电源平面之上或其附近。通常，我们假定模拟和数字引线应成90交错，以避开数字噪声进入模拟路径。但是，在高频系统中应彻低避开模拟和数字引线的交错。输入的时钟线应与所 有其它引线(包括模拟和数字)隔离。应当避开通常可被接受的90交错，由于在高频下即使少许耦合也会引起问题。在高频下，笔直的信号路径具有最好的性 能。模拟输入应与弥漫噪声的信号引线隔离，以避开将寄生信号耦合到