用移位寄存器设计一个串行累加器

1、用移位寄存器设计一个串行累 加器设计一个串行累加器一、实验目的1 .学习中规模双向移位寄存器逻辑功能集成电路的使用方法。2 .熟悉移位寄存器的应用一一构成串行累加器和环形计数器。二、实验内容及要求用移位寄存器设计一个串行累加器。要求将已分别存于四位移位寄存器R和R中的两个 二进制数A、B按位相加，其和存于移位寄存器R.中。三、设计过程累加器是由移位寄存器和全加器组成的一种求和电路，它的功能是将本身寄存的数和另 一个输入的数相加，并存在累加器中。串行累加器结构框图如图2所示。设开始时，被加数和加数已分别存入累加寄存器和加数寄存器。进位触发器D已被清零。在第一个脉冲到来之前，全加器各输入、出端的情

2、况为:An = Ao，Bn = Bo， CnT = O, Sn = Ao+Bo+O = So, Cn = Co在第一个脉冲到来之后，S。存入累加器和移位寄存器的最高位，C。存入进位触发器D端, 且两个移位寄存器中的内容都向右移动一位。全加器各输出为：Sn=Ai+B 1+Co=Si, Cn=Ci在第二个脉冲到来之后，两个移位寄存器中的内容都又向右移动一位，加存入累加器和 移位寄存器的最高位，原先存入的S。存入次高位，G存入进位触发器D端，全加器各输出 为：Sn = A2+B2+ C1 = S2，Cn = C2移位寄存器是具有移位功能的寄存器。移位的方向取决于移位控制端S的状态。本实验 用的双向移

3、位寄存器74LS194逻辑功能如下表1所示，引脚排列见图1。表174LS194逻辑功能月输输出功肉入端能月时 并行Qo Qi零制行钥Q2 Q3信C号PC SiSr SlDo DiR SoD2 D31 0 XX XXX00清XXX X00零2 1 XX 1( X XQno Qni不XX0) X XQn2 Q%变3 1 1X t A BA B并1XC DC D行输入4 1 01t X X1 Qno右1XX XQni Qn2移5 1 00t X X0 Qn01XX XQn! Qn26110X1tX XX XQni Qn2Qn3 1左移7110X0tX XX XQni Qn2Q% 08100XXXX

4、XX XQno QniQn2 Q保 持16 15 14 13 12 11 10 9图174LS194引脚排列图2串行累加器结构框图四、实验用仪器、仪表数字电路实验箱、万用表、74LS194、74LS183. 74LS74等五、实验步骤1 .检查导线及器件好坏（即加上电源后，按74LS194、74LS183. 74LS74的功能表进行 检测）。2 .按上图连接电路。74LS194 （A、B ）的D。、“、D2、4分别接逻辑开关（A=0011, B=0001, A+B=0100）检查无误后接通电源。3 .送数：令74LS194 （A、B ）的CR=L S=S°=L CP输入手动脉冲，用并

5、行送数 方法将四位被加数0011和四位加数0001分别送入寄存器和B中。4 .触发器置零：使74LS74的先为低电平，再变为高电平。5.令CR=1, &=0, S0=l,连续输入4个CP脉冲，观察两个寄存器输出状态变化并检查是否正确，如有故障设法排除。6 .保持：令 74LS194 (A)的 CR=L S=S°=0。7.送数：令74LS194 （B）的CR=L，=S°=1, CP输入手动脉冲，用并行送数方法将0011送入寄存器B中。8 .触发器置零：使74LS74的瓦;先为低电平，再变为高电平。9 .令74LS194 （A、B ）的CR=L S=0, S0=l,连续

6、输入4个CP脉冲，观察两个寄存器输出状态变化并检查是否正确，如有故障设法排除。10 .结果无误后记录数据后拆线并整理实验设备。实验数据如下:A寄存器B寄存器SxSo说明CPQoQiQaQsQ.Qiq2Qs10011000111置数20001000001右移30000000001右移41000000001右移50100000001右移10100001111置数21010000101右移31101000001右移41110000001右移50111000001右移实验证明，实验数据与设计值完全一致。设计正确。六、设计和实验过程的收获与体会。1、设计过程的收获与体会： 设计前要确定是用左移还是右移法。因为这关系到最高位的问题。为避免延时的问题，选用的集成块均为升沿触发或均为降沿触发。可用Electronics Workbench进行仿真。以验证设计正确与否。2、实验过程的收获与体会：CC40194的CR、Si、So端不能悬空；出现故障时，首先检查电源，然后检查CP, CR、Si、So端的电平状态。如不相符, 则可能存在断路现象。如相同，