EDA知识点汇总

1、第一章概述1.1 EDA技术 EDA(Electro nic Desig n Automatio n)电子设计自动化EDA技术在硬件方面融合了 FPGA(field programmable gate array)现场可编程门阵列、 CPLD(complex programmable logic device)可编程逻辑器件、编程下载技术、自动测试技术。1.2硬件描述语言VHDL 的英文全名是 VHSIC(Very High Speed Integrated Circuit)Hardware Description Language.与Verilog相比，VHDL的优势：(1) 语法比Veri

2、log严谨，通过EDA工具自动语法检查，易排除许多设计中的疏忽。(2) 有很好的行为级描述能力和一定的系统级描述能力，而Verilog建模时，行为与系统级抽象及相关描述能力不及VHDL。与Verilog相比，VHDL的不足：(1) VHDL代码比较冗长，在相同逻辑功能描述时，Verilog的代码比VHDL少许多。(2) VHDL对数据类型匹配要求过于严格，初学时会感到不是很方便，变成耗时也较多；而Verilog支持自动类型转换，初学者容易入门。(3) VHDL对版图级、管子级这些较为底层的描述级别，几乎不支持，无法直接用于集 成电路底层建模。1.4 HDL综合(理解)综合(Synthesis)

3、,定义：把抽象的实体结合成单个或统一的实体。综合环节：(1) 从自然语言转换到 VHDL语言算法标书，即自然语言综合。(2) 从算法标书转换到寄存器传输级(Register Tran sport Level,RTL )的表述，即从行为域到结构域的综合，即行为综合。(3) 从RTL级表述转换到逻辑门(包括触发器)的表述，即逻辑综合。(4) 从逻辑门表述转换到版图级表述( ASIC设计)，或转换到FPGA的配置网表文件， 可称为版图综合或结构综合。显然综合器是能自动将一种设计表述形式下那向另一种设计表述形式转换的计算机 程序，或协助进行手工转化程序。它可以将高层次的表述转化成低层次的表述，可 以从

4、行为域转化成结构域，可以将高一级抽象的电路描述(如算法级)转化为低一 级电路描述。1.7 EDA设计流程EDA设计流程在实践中进一步了解支持者一设计流程的诸多设计工具，有利于有效的排除 设计中出现的问题，提高设计质量和总结设计经验。(教材P12图1-5)是基于EDA软件的FPGA/CPLD开发流程框图。(了解)综合在HDL描述中，综合就是将电路的高级语言(如行为描述)转换成低级的，可与FPGA/CPLD的基本结构相映射的网表文件或程序。综合是仅对HDL而言的。利用HDL综合器对设计进行综合是十分重要的一步。时序仿真与功能仿真(1)时序仿真，就是接近真实器件运行特性的仿真，仿真文件中已包含了器件

5、硬件特性参数，因而，仿真精度高。（对器件）（2） 功能仿真，是直接对 HDL、原理图描述或其他描述形式的逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计的要求。（对功能）1.11 IP 核IP就是知识产权或知识产权模块的意思。IP的分类：IP分软IP、固IP和硬IP其中：软IP是用Verilog/VHDL等硬件描述语言描述的功能模块， 但是并不涉及用什么具体电路元 件实现这些功能。固IP是完成了综合的功能模块。硬IP提供设计的最终阶段产品：掩膜。IP模块的优化设计，优化目标的 “四最”：芯片的面积最小、 运算速度最快、功率消耗最低、 工艺容差最大。第二章FGPA/CPLD结构原理2.1概

6、述PLD的发展历程（有印象）PLD器件从结构上可分为两大类：一类属于乘积项结构器件，其基本结构为“与或”阵列， 大部分简单的PLD和CPLD都属于这个范畴；另一类是基本查找表结构的器件，有简单的 查找表组成可编程门，在构成阵列形式，FPGA属于此类器件。P28 图 2-32.3 CPLD的结构及其工作原理全称：可编程逻辑器件 PLD、2.4 FPGA的结构及其工作原理现场可编程门阵列GAL、CPLD都是基于乘积项的可编程结构，即可编程的与阵列和固定的或阵列组成。FPGA使用另一种可编程逻辑的形成方法，即可编的查找表。第三章VHDL初步设计3.1组合电路的VHDL描述3.1.1 2选1多路选择器

7、及其 VHDL描述12实体名是标识符，可以用英文开头，如：ASSER8B等，不能用数字或中文定义实体名，也不应用与EDA软件工具库中已定义好的原件名作为实体名，如or2、latch等，且不能用数字起头的实体名，如 74LS160。4端口模式（1）IN :输入端口。2) OUT ：输出端口。3) INOUT ：双向端口。4) BUFFER ：缓冲端口。7.赋值符号和数据比较符号表达式 y < = a 表示输入端口 a 的数据向输入端口 y 传输，或解释为信号 a 向信号 y 赋值。 VHDL 要求赋值符“ <= ”两边的信号的数据类型必须一致。12.文件取名和存盘QuartusII 建议程序的文件名尽量与改程序的模块名一致，而 VHDL 存盘的文件名与此文件 程序的模块名的大小写不必一致。3.1.2 2选1多路选择器及其 VHDL 描述 2STD_LOGIC所定义的九种数据的含义是： U '表示未初始化的； X'表示强未知的； 0' 表示强逻辑0; 1 '表示逻辑1 ； Z'表示高阻态； W'表示弱未知的； L'表示弱逻辑