上拉电阻下拉电路总结

1、 上下拉电阻总结 上拉电阻 1、 当 TTL电路驱动 COMS电路时，如果 TTL电路输出的高电平低于 COMS电路的最低高电平一般为 3.5V，这时就需要在 TTL的输出端接上拉电阻， 以提高输出高电平的值。【TTL-CMOS匹配 输出电平】 2、 OC集电极开路，TTL或 OD漏极开路，COMS输出必须加上拉电阻，才能使用。假设有一个三态的 门带下一级门.如果直接把三态的输出接在下一级的输入上 ，当三态的门为高阻态时，下一级的输入就如同漂 空一样.可能引起逻辑的错误，对 MOS电路也许是有破坏性的.所以用电阻将下一级的输入拉高或拉低 ，既不 影响逻辑又保正输入不会漂空 【OC】 3、 为加

2、大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。【驱动能力】 4、 在 COMS芯片上，为了防止静电造成损坏， 不用的管脚不能悬空， 一般接上拉电阻产生降低输入阻抗， 提供泄荷通路。【输入阻抗】 5、 芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力 【噪声容限】 6、 提高总线的抗电磁干扰能力。管脚悬空就比拟容易接受外界的电磁干扰。【 EMC】 7、 长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。 【电 阻匹配】 8、 可以用来降低输出电流。 设上拉电阻的阻值为 R，当输出低电平时，输出端的电流为Vcc - Vs

3、ds/R 设 Vsds为 CMOS管饱和压降，如果直接将OD端接在电源Vcc上，相当于 R = 0,这意味着电流过大，从 而造成输出端烧毁。【输出电流】 9、 如果输出电流比拟大，输出的电平就会降低电路中已经有了一个上拉电阻， 但是电阻太大，压降太高， 就可以用上拉电阻提供电流分量，把电平 拉高。就是并一个电阻在 IC内部的上拉电阻上，让它的压降 小一点。当然管子按需要该工作在线性范围的上拉电阻不能太小。当然也会用这个方式来实现门电路电 平的匹配。 10、 需要注意的是，上拉电阻太大会引起输出电平的延迟。 RC延时 11、 一般 CMOS门电路输出不能给它悬空，都是接上拉电阻设定成高电平。在数

4、字电路中不用的输入脚都 要接固定电平，通过 1k电阻接高电平或接地 12、 上拉电阻的工作原理图如右图 上部的一个 Bias Resaitor电阻因为是接地，因而叫做下拉电阻，意思是将电路节点 A的电平向低方向 地 拉；同样，图中下部的一个 Bias Resaitor电阻因为接电源正，因而叫做上拉电阻，意思是将电路节 点 A的电平向高方向电源正拉。当然，许多电路中上拉电阻和下拉电阻中间的那个 12k电阻是没有的 或者是看不到的。 上图是 RS -485/RS -422总线上的，可以一下子认识上拉电阻和下拉电阻的意思。但 许多电路只有一个上拉电阻或下拉电阻，而且实际中，还是上拉电阻的为多。 下拉

5、电阻 和上拉电阻的原理差不多，只是拉到 GND去而已，那样电平就会被拉低。 下拉电阻一般用于设定低电平 或者是阻抗匹配抗回波干扰 上拉电阻是用来解决总线驱动能力缺乏时提供电流的。一般说法是拉电流，下拉电阻是用来吸收电流的， 也就是灌电流。上拉是对器件注入电流，下拉是输出电流。 上拉电阻阻值的选择原那么包括 1、 从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。 2、 从确保足够的驱动电流考虑应当足够小；电阻小，电流大。 3、 对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑 以上三点，通常在 1k到 10k之间选取。对下拉电阻也有类似道理 对上拉电阻和下拉电阻的选择应结合开关管

6、特性和下级电路的输入特性进行设定，主要需要考虑以下几个 因素： 1. 驱动能力与功耗的平衡。以上拉电阻为例，一般地说，上拉电阻越小，驱动能力越强，但功耗越大，设 计是应注意两者之间的均衡。 2. 下级电路的驱动需求。同样以上拉电阻为例，当输出高电平时，开关管断开，上拉电阻应适中选择以能 够向下级电路提供足够的电流。 3 .上下电平的设定。不同电路的上下电平的门槛电平会有不同， 电阻应适当设定以确保能输出正确的电平。 以上拉电阻为例，当输出低电平时，开关管导通，上拉电阻和开关管导通电阻分压值应确保在零电平门槛 之下。 4. 频率特性。以上拉电阻为例，上拉电阻和开关管漏源级之间的电容和下级电路之间

7、的输入电容会形成 R C延迟，电阻越大，延迟越大。上拉电阻的设定应考虑电路在这方面的需求。 下拉电阻的设定的原那么和上拉电阻是一样的。 上拉电阻阻值选择 OC门输出高电平时是一个高阻态，其上拉电流要由上拉电阻来提供， 例：设输入端每端口不大于 100uA,设输出口驱动电流约 500uA，标准工作电压是 5V,输入口的上下电平 门限为 0.8V低于此值为低电平;2V高电平门限值。 选上拉电阻时： 500uA x 8.4K= 4.2即选大于 8.4K时输出端能下拉至 0.8V以下，此为最小阻值，再小就拉不下来了。如 果输出口驱动电流较大，那么阻值可减小，保证下拉时能低于 0.8V即可。 当输出高电

8、平时，忽略管子的漏电流，两输入口需 200uA 200uA x15K=3V即上拉电阻压降为 3V,输出口可到达 2V,此阻值为最大阻值，再大就拉不到 2V 了。选 10K可用。COMS门的可参考 74HC系列 设计时管子的漏电流不可忽略，IO 口实际电流在不同电平下也是不同的， 上述仅仅是原理，一句话概括为： 输出高电平时要喂饱后面的输入口，输出低电平不要把输出口喂撑了否那么多余的电流喂给了级联的输入 口，高于低电平门限值就不可靠了 再例： 一、 最大值的计算原那么：要保证上拉电阻明显小于负载的阻抗， 以使高电平时输 出有效。 例如：负载阻抗是10K,供电电压是5V,如果要求高电平不小于4.5

9、V,那么， 上拉电阻最大值R大:5-4.5=10:5 R大=1K也就是最大值1k,如果超过了 1k,输出的高电平就小于4.5V 了 二、 最小值的计算原那么：保证不超过管子的额定电流如果不是场效应管而是三 极管也可依照饱和电流来计算 例：管子的额定电流150mA放大倍数100,基极限流电阻10k,工作在5v的系 统中。那么，算法如下： Ib = U/R=5-0.7/10=0.47mA Ic = 100*0.47 = 47mA小于额定的 150,所以 可以按饱和法来算最小值。 上拉电阻最小值 日小=5v/47mA=106欧姆 如果小于这个电阻，管子就会过饱和而没有意义了。 如果大于这个值，管子的

10、导体电阻就会变大一些，所以太高也不利于低电平的输 出 注意：算出最大最小值后，一般是随便选个中间值就可以了，例如本例子可以选 510欧姆的上拉电阻。但 是，如果负载电流较大，低电平要求严格，那么就要选 100欧姆的上拉电阻。但是如果考虑省电因素，而 低电平要求不严格，那么就可用 1K的上拉电阻了。 更详细的计算可参考文章：集成 OC门上拉电阻的分析计算 P0为什么要上拉电阻原因 有： 1. P0 口片内无上拉电阻 2. P0为 I/O 口工作状态时，上方 FET被关断，从而输出脚浮空，因此 P0用于输出线时为开漏输出。 3. 由于片内无上拉电阻，上方 FET又被关断，P0输出 1时无法拉升端口

11、电平。 P0是双向口，其它P1 , P2 , P3是准双向口。 准双向口是因为在读外部数据时要先 准备一下，为什么 要准备一下呢？单片机在读准双向口的端口时，现应给端口锁存器赋 1,目的是使 FET关断，不至于因片 内 FET导通使端口钳制在低电平。 上下拉一般选 10k ! 什么是 OC、OD 集电极开路门集电极开路 OC或源极开路 ODopen-drain是漏极开路输出的意思，相当于集电极开路 O pen-Collector输出，即 ttl中的集电极开路oc输出。一般用于线或、线与，也有的用于电流驱动。 Op en-Drain是对 mos管而言，open-collector 是对双极型管而

12、言，在用法上没啥区别。 引入 OC或 OD的原因 OCOD电路类型的出现是应发光二极管的应用而产生的，由于发光二极管亮度高，驱动电压小，电流也 小，寿命长，可以直接接入 TTL、CMOS电路中，能够降低产品本钱，所以得到了广泛的应用。 发光二极管的驱动电流不超过 20mA，设 Vsds = 0.3V，那么在 Vcc = 3.3V电路中，上拉电阻可以这样 估算:R = Vcc - Vsds/20mA = 150Q，实际应用中为了平安起见，常取 R = 200Q。 开漏形式的电路有以下几个特点 ： 1. 利用外部电路的驱动能力，减少 IC内部的驱动。 或驱动比芯片电源电压高的负载 .【驱动能力】

13、2. 可以将多个开漏输出的 Pin，连接到一条线上。通过一只上拉电阻，在不增加任何器件的情况下，形成与 逻辑关系。这也是I2C , SMBus等总线判断总线占用状态的原理。如果作为图腾输出必须接上拉电阻。接 容性负载时，下降延是芯片内的晶体管，是有源驱动，速度较快；上升延是无源的外接电阻，速度慢。如 果要求速度高电阻选择要小，功耗会大。所以负载电阻的选择要兼顾功耗和速度。【线与】 3. 可以利用改变上拉电源的电压，改变传输电平。例如加上上拉电阻就可以提供 TTL/CMOS电平输出等。 4. 开漏 Pin不连接外部的上拉电阻，那么只能输出低电平。一般来说，开漏是用来连接不同电平的器件，匹 配电平

14、用的。 5. 正常的 CMOS输出级是上、下两个管子，把上面的管子去掉就是 OPEN-DRAIN 了。这种输出的主要目 的有两个：电平转换和线与。 6. 由于漏级开路，所以后级电路必须接一上拉电阻，上拉电阻的电源电压就可以决定输出电平。这样你就 可以进行任意电平的转换了。 7. 线与功能主要用于有多个电路对同一信号进行拉低操作的场合，如果本电路不想拉低，就输出高电平， 因为 OPEN-DRAIN上面的管子被拿掉，高电平是靠外接的上拉电阻实现的。而正常的 CMOS输出级， 如果出现一个输出为高另外一个为低时，等于电源短路。 8.OPEN-DRAIN 提供了灵活的输出方式，但是也有其弱点，就是带来

15、上升沿的延时。因为上升沿是通过外 接上拉无源电阻对负载充电，所以当电阻选择小时延时就小，但功耗大；反之延时大功耗小。所以如果对 延时有要求，那么建议用下降沿输出。 什么是线或逻辑与线与逻辑 ？ 在一个结点线上，连接一个上拉电阻到电源 VCC或 VDD和 n个 NPN或 NMOS晶体管的集电极 C或漏极 D,这些晶体管的发射极 E或源极 S都接到地线上，只要有一个晶体管饱和，这个结点线就 被拉到地线电平上. 因为这些晶体管的基极注入电流 NPN或栅极加上高电平NMOS,晶体管就会饱和，所以这些基极或栅极 对这个结点线的关系是或非 NOR逻辑.如果这个结点后面加一个反相器 ，就是或 OR逻辑. 注

16、：个人理解：线与，接上拉电阻至电源。 A&B=A+B,由公式较容易理解线与此概念的由来； 如果用下拉电阻和 PNP或 PMOS管就可以构成与非 NAND 逻辑，或用负逻辑关系转换与/或逻辑. 注：线或，接下拉电阻至地。 A+B=AB; 这些晶体管常常是一些逻辑电路的集电极开路 OC或源极开路 OD输出端.这种逻辑通常称为线与/线或 逻辑，当你看到一些芯片的 OC或 OD输出端连在一起，而有一个上拉电阻时，这就是线或/线与了，但 有时上拉电阻做在芯片的输入端内 . 顺便提示如果不是 OC或 OD芯片的输出端是不可以连在一起的 ，总线 BUS上的双向输出端连在一起 是有管理的，同时只能有一

17、个作输出，而其他是高阻态只能输入. 什么是推挽结构 一般是指两个三极管分别受两互补信号的控制 ，总是在一个三极管导通的时候另一个截止 .要实现线与需要 用 OCopen collector门电路.如果输出级的有两个三极管， 始终处于一个导通、 一个截止的状态，也就是 两个*管推挽相连，这样的电路结构称为推拉式电路或图腾柱 Totem-pole 输出电路可惜，图无法贴 上。当输出低电平时，也就是下级负载门输入低电平时，输出端的电流将是下级门灌入 T4;当输出高电 平时，也就是下级负载门输入高电平时， 输出端的电流将是下级门从本级电源经 T3、D1拉出。这样一来， 输出上下电平时，T3 一路和 T

18、4 一路将交替工作，从而减低了功耗，提高了每个管的承受能力。又由于 不管走哪一路，管子导通电阻都很小，使 RC常数很小，转变速度很快。因此，推拉式输出级既提高电路 的负载能力，又提高开关速度。供你参考。 推挽电路是两个参数相同的三极管或 MOSFET，以推挽方式存在于电路中，各负责正负半周的波形放大任务， 电路工作时，两只对称的功率开关管每次只有一个导通，所以导通损耗小效率高。 输出既可以向负载灌电流，也可以从负载抽取电流。 拉电流与灌电流 1、 概念 拉电流和灌电流是衡量电路输出驱动能力 注意：拉、灌都是对输出端而言的，所以是驱动能力的参数， 这种说法一般用在数字电路中。 这里首先要说明，芯

19、片手册中的拉、灌电流是一个参数值，是芯片在实际电路中允许输出端拉、灌电流的 上限值允许最大值。而下面要讲的这个概念是电路中的实际值。 由于数字电路的输出只有高、低0 , 1两种电平值，高电平输出时，一般是输出端对负载提供电流，其 提供电流的数值叫拉电流;低电平输出时，一般是输出端要吸收负载的电流，其吸收电流的数值叫灌入 电流。 对于输入电流的器件而言：灌入电流和吸收电流都是输入的，灌入电流是被动的，吸收电流是主动的。 如果外部电流通过芯片引脚向芯片内 ，流入瀚为灌电流被灌入；反之如果内部电流通过芯片引脚从芯片 内,流出牌为拉电流被拉出 2、 为什么能够衡量输出驱动能力 当逻辑门输出端是低电平时

20、，灌入逻辑门的电流称为灌电流，灌电流越大，输出端的低电平就越高。由三 极管输出特性曲线也可以看出，灌电流越大，饱和压降越大，低电平越大。 然而，逻辑门的低电平是有一定限制的，它有一个最大值 UOLMAX o在逻辑门工作时，不允许超过这个数 值，TTL逻辑门的标准规定 UOLMAX 0.4 0.5V。所以，灌电流有一个上限。 当逻辑门输出端是高电平时，逻辑门输出端的电流是从逻辑门中流出， 这个电流称为拉电流。拉电流越大， 输出端的高电平就越低。这是因为输出级三极管是有内阻的，内阻上的电压降会使输出电压下降。拉电流 越大，输出端的高电平越低。 然而，逻辑门的高电平是有一定限制的，它有一个最小值 U

21、OHMIN o在逻辑门工作时，不允许超过这个数 值，TTL逻辑门的标准规定 UOHMIN法2.4V。所以，拉电流也有一个上限。 可见，输出端的拉电流和灌电流都有一个上限，否那么高电平输出时，拉电流会使输出电平低于 UOHMIN ; 低电平输出时，灌电流会使输出电平高于 UOLMAX。所以，拉电流与灌电流反映了输出驱动能力。 芯片 的拉、灌电流参数值越大，意味着该芯片可以接更多的负载，因为，例如灌电流是负载给的，负载越多， 被灌入的电流越大 由于高电平输入电流很小，在微安级，一般可以不必考虑，低电平电流较大，在毫安级。所以，往往低电 平的灌电流不超标就不会有问题。用扇出系数来说明逻辑门来驱动同类

22、门的能力，扇出系数 No是低电平 最大输出电流和低电平最大输入电流的比值。 在集成电路中，吸电流、拉电流输出和灌电流输出是一个很重要的概念 。 拉即泄，主动输出电流，是从输出口输出电流。 灌即充，被动输入电流，是从输出端口流入 吸那么是主动吸入电流，是从输入端口流入 吸电流和灌电流就是从芯片外电路通过引脚流入芯片内的电流 ，区别在于吸收电流是主动的， 从芯片输入端 流入的叫吸收电流。灌入电流是被动的 ，从输出端流入的叫灌入电流。 拉电流是数字电路输出高电平给负载提供的输出电流， 灌电流时输出低电平是外部给数字电路的输入电流， 它们实际就是输入、输出电流能力。 吸收电流是对输入端输入端吸入而言的；而拉电流输出端流出和灌电流输出端被灌入是相对 输出端而言的。 给一个直观解释： 图中 PB0输出 0, LED会亮，PB0的电流方向是流向 PB0也就是灌电流了； 而 PB1要输出 1 , LED会亮， PB1 的电流方向是从 PB1流出，也就是拉电流了。 + 在实际电路中灌电流是由后面所接的逻辑门输入低电平电流聚集在一起而灌入前面逻辑门的输出端所形成， 读者参阅下列图自明。显然它的测试电路应该如图 b所示，输入端所加的逻辑电平是保证输出端能够获得 低电平，只不过灌电流是通过接向