数字电路时序模块课件

1、数字电路时序模块第七章第七章 常用时序模块及其应用常用时序模块及其应用第一节第一节 计数器计数器第二节第二节 寄存器寄存器第三节第三节 序列码发生器序列码发生器小结小结数字电路时序模块第一节第一节 计数器计数器按进位方式，分为同步和异步计数器。按进位方式，分为同步和异步计数器。按进位制，分为模二、模十和任意模计数器。按进位制，分为模二、模十和任意模计数器。按逻辑功能，分为加法、减法和可逆计数器。按逻辑功能，分为加法、减法和可逆计数器。按集成度，分为小规模与中规模集成计数器。按集成度，分为小规模与中规模集成计数器。用来计算输入脉冲数目用来计算输入脉冲数目见见P350(老版老版P347）一、计数器

2、的分类一、计数器的分类数字电路时序模块二、对计数器电路的基本要求二、对计数器电路的基本要求（1）能够对输入的时钟信号进行计数，并能以并行方式输出）能够对输入的时钟信号进行计数，并能以并行方式输出计数结果。计数结果。（2）必须保证能对记录下每一个时钟脉冲。）必须保证能对记录下每一个时钟脉冲。（3）可以同步或异步方式计数。）可以同步或异步方式计数。（4）能够对计数器进行同步或异步复位（把计数器设置为）能够对计数器进行同步或异步复位（把计数器设置为0）。（5）能够以并行方式对计数器进行数据输入，也叫做预设或）能够以并行方式对计数器进行数据输入，也叫做预设或初始化。初始化。（6）可提供计数器内数据的并

3、行读出，并根据要求提供三态）可提供计数器内数据的并行读出，并根据要求提供三态输出控制（三态输入输出是指数据输入输出端是否具有三态功能输出控制（三态输入输出是指数据输入输出端是否具有三态功能，这对形成总线十分必要）。，这对形成总线十分必要）。（7）一般计数器记录二进制数据的长度为）一般计数器记录二进制数据的长度为8位、位、16位和位和32位。位。（8）计数器的工作时钟应当是边沿有效，以保证数据正确。）计数器的工作时钟应当是边沿有效，以保证数据正确。 数字电路时序模块三、中规模计数器三、中规模计数器（三）中规模异步计数器（三）中规模异步计数器（二）四位二进制可逆计数器（二）四位二进制可逆计数器（一

4、）四位二进制同步计数器（一）四位二进制同步计数器数字电路时序模块（一）四位二进制同步计数器（一）四位二进制同步计数器1. 1. 四位二进制同步计数器四位二进制同步计数器CT74161CT741612. CT741612. CT74161功能扩展功能扩展数字电路时序模块1. 1. 四位二进制同步计数器四位二进制同步计数器CT74161CT74161 四个主从四个主从J-K触发器构成触发器构成(1) 逻辑符号逻辑符号D A:高位高位低位低位CP: 时钟输入，上升沿时钟输入，上升沿有效。有效。R: 异步清零，低电平有效。异步清零，低电平有效。LD: 同步预置，低电平有效。同步预置，低电平有效。QD

5、QA:高位高位低位低位P、T：使能端，多片级联：使能端，多片级联。讲义P349QCC：进位输出端：进位输出端。数字电路时序模块 输输 入入 输输 出出CPRLDP(S1)T(S2) A B C D QA QB QC QD0 0 0 0 0 10 A B C D A B C D110 保持保持11 0 保持保持111 1 计数计数CT74161CT74161功能表功能表数字电路时序模块1)1)异步清除：当异步清除：当R=0R=0，输出，输出“0000”0000”状态，状态，与与CPCP无关。无关。2)2)同步预置：当同步预置：当R=1R=1，LD=0LD=0，在在CPCP上升沿时上升沿时，输出，

6、输出 端反映输入数据的状态。端反映输入数据的状态。3)3)保持：当保持：当R=LD=1R=LD=1时，各触发器均处于保持状态。时，各触发器均处于保持状态。 4)4)计数：当计数：当LD = R = P= T = 1LD = R = P= T = 1时，按时，按二进制自然码二进制自然码 计数。计数。 若初态为若初态为0000,150000,15个个CPCP后，输出为后，输出为 “ “1111”1111”，进位，进位Q QCC CC = TQ= TQA AQ QB BQ QC CQ QD D =1 =1。第。第1616个个 CPCP作用后，输出恢复到作用后，输出恢复到00000000状态，状态，Q

7、 QCC CC = 0= 0。 (2) 功能功能1. 1. 四位二进制同步计数器四位二进制同步计数器CT74161CT74161 数字电路时序模块74LS161波形图数字电路时序模块 输输 入入 输输 出出CPRLDP(S1)T(S2) A B C DQA QB QC QD0 0 0 0 0 10 A B C D A B C D11 0 保持保持11 0 保持保持11 1 1 计数计数2. 2. 四位二进制同步计数器四位二进制同步计数器CT74163CT74163 CT74163CT74163功能表功能表CT74161功能表功能表数字电路时序模块 CT74163CT74163采用采用同步清零同

8、步清零方式方式：当当R=0R=0时，时，且当且当CPCP的的上升沿上升沿来到时来到时, ,输出输出Q QD DQ QC CQ QB BQ QA A 才全被才全被清零。清零。(1)(1)外引线排列和外引线排列和CT74161CT74161相同。相同。(2)(2)置数，计数，保持等功能与置数，计数，保持等功能与CT74161CT74161相同。相同。(3)(3)清零功能与清零功能与CT74161CT74161不同。不同。2. 2. 四位二进制同步计数器四位二进制同步计数器CT74163CT74163 特点：特点：数字电路时序模块连接成任意模连接成任意模M 的计数器的计数器(1) 同步预置法同步预置

9、法(2) 反馈清零法反馈清零法(3) 多次预置法多次预置法3. 741613. 74161应用电路应用电路（P359、P441）数字电路时序模块 态序表态序表 计数计数 输输 出出N QD QC QB QA0 0 1 1 01 0 1 1 12 1 0 0 03 1 0 0 14 1 0 1 05 1 0 1 16 1 1 0 07 1 1 0 18 1 1 1 09 1 1 1 1例例1:1:设计一个设计一个M=10的计数器。的计数器。解解: :方法一方法一 采用后十种状态采用后十种状态0110QCC=10(1) (1) 同步预置法同步预置法0110数字电路时序模块(1) (1) 同步预置法

10、同步预置法例例1:1:设计一个设计一个M=10的计数器。的计数器。011000000000100100011010001010110111101111000111010011010101111001101解解: : 画出全状态转换图画出全状态转换图 数字电路时序模块 态序表态序表 计数计数 输输 出出N QD QC QB QA0 0 0 0 01 0 0 0 12 0 0 1 03 0 0 1 14 0 1 0 05 0 1 0 16 0 1 1 07 0 1 1 18 1 0 0 09 1 0 0 1例例2:2:设计一个设计一个M=10的计数器。的计数器。方法二方法二: :采用前十种状态采用

11、前十种状态000010010(1) (1) 同步预置法同步预置法仿真仿真7416174161计计数器数器.msm.msm0000数字电路时序模块(1) (1) 同步预置法同步预置法例例2:2:设计一个设计一个M=10的计数器。的计数器。0000100100000方法二方法二: :采用前十种状态采用前十种状态0000000100100011010001010110111101111000111010011010101111001101全状态转换图：全状态转换图：数字电路时序模块例例3: 3: 同步预置法设计同步预置法设计 M=24 计数器。计数器。00011000010000000（24）10=

12、（11000）2需需 两两 片片初态为：初态为：0000 0001终态：终态：00011000数字电路时序模块连接成任意模连接成任意模M 的计数器的计数器(1) 同步预置法同步预置法(2) 反馈清零法反馈清零法(3) 多次预置法多次预置法3. 741613. 74161应用电路应用电路 数字电路时序模块例例1: 1: 分析图示电路的功能。分析图示电路的功能。0 0 0 0 01 0 0 0 12 0 0 1 03 0 0 1 14 0 1 0 05 0 1 0 16 0 1 1 07 0 1 1 18 1 0 0 09 1 0 0 110 1 0 1 011 1 0 1 112 1 1 0 0

13、 采用采用CT74161CT741610000011（2 2）反馈清零法）反馈清零法 态序表态序表 N QD QC QB QAM12仿真仿真数字电路时序模块 态序表态序表 N QD QC QB QA0 0 0 0 01 0 0 0 12 0 0 1 03 0 0 1 14 0 1 0 05 0 1 0 16 0 1 1 07 0 1 1 18 1 0 0 09 1 0 0 1采用采用CT74161CT74161例例2: 2: 设计一模设计一模9 9计数器。计数器。00000（2 2）反馈清零法）反馈清零法数字电路时序模块例例3: 3: 设计一设计一M=12 计数器。计数器。 态序表态序表 N

14、QD QC QB QA0 0 0 0 01 0 0 0 12 0 0 1 03 0 0 1 14 0 1 0 05 0 1 0 16 0 1 1 07 0 1 1 18 1 0 0 09 1 0 0 110 1 0 1 011 1 0 1 112 1 1 0 0采用采用CT74161CT7416100000仿仿 真真（2 2）反馈清零法）反馈清零法提问：采用74163如何实现数字电路时序模块连接成任意模连接成任意模M 的计数器的计数器（1）同步预置法）同步预置法（2）反馈清零法）反馈清零法（3）多次预置法）多次预置法3. CT741613. CT74161应用电路应用电路 数字电路时序模块M=

15、10 计数器计数器 态序表态序表 N QD QC QB QA0 0 0 0 0(3)(3)多次预置法多次预置法例例: 分析电路功能。分析电路功能。2 0 1 0 13 0 1 1 04 0 1 1 15 1 0 0 07 1 1 0 18 1 1 1 09 1 1 1 11 0 1 0 06 1 1 0 000100011数字电路时序模块作业题P385(老版P386) 5-4、5-5、P456 (老版P460) 习题6-2 、数字电路时序模块二、中规模计数器二、中规模计数器（三）中规模异步计数器（三）中规模异步计数器（二）四位二进制可逆计数器（二）四位二进制可逆计数器（一）四位二进制同步计数器

16、（一）四位二进制同步计数器数字电路时序模块D A:高位高位低位低位CPU 、CPD :双时钟输入双时钟输入R: 异步清除异步清除, ,高电平高电平有效。有效。LD: 异异步预置步预置, ,低电平低电平有效。有效。QD QA:高位高位低位低位DCBAUCCQQQQCPQDCBADCBQQQQCPQ1. 逻辑符号逻辑符号 加到最大加到最大值时产生进位值时产生进位信号信号QCC=0 减到最小减到最小值时产生借位值时产生借位信号信号QCB=0（二）四位二进制可逆计数器（二）四位二进制可逆计数器CT74193CT74193 讲义P350 MSI器件中的74190、74191、74192和74193均是同

17、步可逆计数器。其中，74190和74192是同步十进制可逆计数器，74191和74193是同步二进制可逆计数器。 数字电路时序模块（二）四位二进制可逆计数器（二）四位二进制可逆计数器CT74193CT74193 CT74193CT74193功能表功能表输 入 输 出 R LD CPU CPP D C B A QDn+1 QCn+1 QBn+1 QAn+1 功 能 1 d d d d d d d 0 0 0 0 清 除 0 0 d d D C B A D C B A 预 置 0 1 1 d d d d QDn QCn QBn QAn + 1 加 计 数 0 1 1 d d d d QDn QCn

18、 QBn QAn - 1 减 计 数 0 1 1 1 d d d d QDn QCn QBn QAn 保 持 数字电路时序模块 连接成任意模连接成任意模M 的计数器的计数器(1) 接成接成M16的计数器的计数器2. CT741932. CT74193功能扩展功能扩展( (二）四位二进制可逆计数器二）四位二进制可逆计数器CT74193CT74193 数字电路时序模块0 0 1 1 01 0 1 1 12 1 0 0 03 1 0 0 14 1 0 1 05 1 0 1 16 1 1 0 07 1 1 0 18 1 1 1 09 1 1 1 1例：用例：用CT74193CT74193设计设计M=9

19、 计数器。计数器。方法一方法一:采用采用异步预置、异步预置、加法计数加法计数（1）接成）接成M16的计数器的计数器QCC=00110 态序表态序表 N QD QC QB QA0110提问：该电路的输出有多少个状态？数字电路时序模块数字电路时序模块方法二方法二:采用采用异步预置、异步预置、减减法计数法计数01 0 0 111 0 0 020 1 1 130 1 1 040 1 0 150 1 0 060 0 1 170 0 1 080 0 0 190 0 0 0QCB=01001例例1 1：用：用CT74193CT74193设计设计M=9 计数器。计数器。1001 态序表态序表NQDQCQBQA

20、（1）接成）接成M16的计数器的计数器数字电路时序模块 连接成任意模连接成任意模M 的计数器的计数器(1) 接成接成M16的计数器的计数器2. CT741932. CT74193功能扩展功能扩展( (二）四位二进制可逆计数器二）四位二进制可逆计数器CT74193CT74193 数字电路时序模块例例: :用用CT74193CT74193设计设计M=147 计数器。计数器。方法一方法一:采用采用异步清零、异步清零、加加法计数。法计数。M = (147)10 =(10010011)2需要两片需要两片CT741931001110000000000（2）接成）接成M16的计数器的计数器数字电路时序模块方

21、法二方法二:采用采用减减法法计数、计数、异步预置。异步预置。利用利用QCB端端M = (147)10 =(10010011)21001110011001001例例: :用用CT74193CT74193设计设计M=147 计数器计数器（2）接成）接成M16的计数器的计数器数字电路时序模块二、中规模计数器二、中规模计数器（三）中规模异步计数器（三）中规模异步计数器（二）四位二进制可逆计数器（二）四位二进制可逆计数器（一）四位二进制同步计数器（一）四位二进制同步计数器数字电路时序模块(1) 触发器触发器A：模：模2 CPCPA A入入Q QA A出出(2) 触发器触发器B、C、D：模：模5异步异步计

22、数器。计数器。 CPCPB B 入入QD QB出出CPA、CPB: 时钟输入端时钟输入端R01、R02: 直接清零端直接清零端Sg1、Sg2 : 置置9 9端端QD QA:高位高位低位低位1 . 逻辑符号逻辑符号（三）异步计数器（三）异步计数器CT74290CT74290讲义P367数字电路时序模块 CP1 C1 F2 S F0 F1 QA & 1J 1K 1J R T C1 T & & Sg11 Sg2 R01 R02 CP0 1 1 R S F3 QB QC QD S 1 1 74290的内部电路结构（三）异步计数器（三）异步计数器CT74290CT74290数字电

23、路时序模块(2)(2)异步清零：当异步清零：当R R0101=R=R0202=1=1，S Sg1g1、 S Sg2g2有低电平有低电平 时时， 则输出则输出“00000000”状态，与状态，与CPCP无关。无关。(1)(1)置置9 9：当：当S Sg1g1= = S Sg2g2= 1= 1 时，时， 输出输出 10011001 状态。状态。(3)(3)计数：计数：当当R R0101、R R0202及及S Sg1g1、S Sg2g2有低电平时有低电平时，且，且 当有当有CP下降沿下降沿时，即可以实现计数。时，即可以实现计数。2. 功能功能 在外部将在外部将Q QA A和和CPCPB B连接构成连

24、接构成8421BCD8421BCD码计码计数。数。 CPCPA A入入QD QA出出 在外部将在外部将Q QD D和和CPCPA A连接构成连接构成5421BCD5421BCD码计码计数。数。 CPCPB B入入QAQD QC QB出。出。（三）异步计数器（三）异步计数器CT74290CT74290数字电路时序模块 输输 入入 输输 出出CP R0（1）R0（2）Sg（1）Sg（2） QA QB QC QD 1 1 0 0 0 0 0 1 1 0 0 0 0 0 1 1 1 0 0 1 0 0 计计 数数 0 0 0 0 0 0 0 0 （三）异步计数器（三）异步计数器CT74290CT742

25、90数字电路时序模块例例 1：采用：采用CT74290 设计设计M=6计数器。计数器。方法一：利用方法一：利用R端端00 0 0 011 0 0 020 1 0 031 1 0 040 0 1 051 0 1 060 1 1 001100000 M=6 M=6 态序表态序表N QA QB QC QD数字电路时序模块例例 2：采用：采用CT74290 设计设计M=7计数器。计数器。 M=7 M=7 态序表态序表 NQAQBQC QD00 0 0 011 0 0 020 1 0 031 1 0 040 0 1 051 0 1 060 1 1 071 0 0 1方法二：利用方法二：利用S 端端100

26、10110数字电路时序模块例例 3：用：用CT74290 设计设计M=10计数器。计数器。 M=10 M=10 态序表态序表 NQAQDQC QB00 0 0 010 0 0 120 0 1 030 0 1 140 1 0 051 0 0 061 0 0 171 0 1 081 0 1 191 1 0 0要求：采用要求：采用5421码计数码计数数字电路时序模块例例 4：用：用CT74290 设计设计M=88计数器。计数器。方法三：采用两片方法三：采用两片CT74290级联级联01数字电路时序模块第七章第七章 常用时序模块及其应用常用时序模块及其应用第一节第一节 计数器计数器第二节第二节 寄存器

27、寄存器第三节第三节 序列码发生器序列码发生器小结小结数字电路时序模块移位寄存器移位寄存器寄存器寄存器单向移位寄存器单向移位寄存器双向移位寄存器双向移位寄存器第二节第二节 寄存器寄存器用来存放数据用来存放数据（一）、（一）、寄存器的分类寄存器的分类从功能上分：从功能上分：数字电路时序模块第二节第二节 寄存器寄存器（一）、（一）、寄存器的分类寄存器的分类从触发方式分：从触发方式分：电平控制寄存器电平控制寄存器边沿控制寄存器边沿控制寄存器数字电路时序模块第二节第二节 寄存器寄存器（一）、（一）、寄存器的分类寄存器的分类 输入数据 保存数据 输入使能 （电平或脉冲） 寄存器 输入数据 保存数据 输入使

28、能 （电平或脉冲） 寄存器 输出使能 输入数据 保存数据 输入使能 (电平或脉冲) 寄存器 输入数据 保存数据 输入使能 (电平或脉冲) 寄存器 异步复位 输出使能 异步复位 从从电电路路结结构构分分数字电路时序模块(1)、电平控制寄存器、电平控制寄存器74373 D0 EN C1 OE LE D1 D2 D3 D4 D5 D6 D7 Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 1D (a) 逻辑符号 Q5 D5 VC C D1 D0 Q0 O E Q1 Q2 D2 7 4 37 3 1 2 0 Q6 D6 D7 Q7 (b ) 引 脚 图 D4 G N D 1 0 11 D3 Q3 Q4

29、 L E 输输 入入 输输 出出 使使能能 输输 入入 使使 能能 数数 据据 输输 出出 OE LE D Q 0 1 0 0 0 1 1 1 0 0 d Qn 1 d d 高高 阻阻 (d) 单元电路结构 D LE 1D Q C1 1 OE EN (d) 单元电路结构 是指在时钟信号的有效电平期间接收数据讲义P342数字电路时序模块(2)、边沿控制寄存器、边沿控制寄存器74273是指在时钟信号的有效边沿接收数据 D CLK 1D Q C1 1 CLR (d) 单元电路结构 1 1 R 输输入入 输输出出使使能能 输输入入使使能能 数数据据 输输出出 CLR CLK D Q 0 d d 0 1

30、 0 0 1 1 1 1 其其他他 d Qn (c) 功能表 D0 R C1 CLR CLK D1 D2 D3 D4 D5 D6 D7 Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 1D (a) 逻 辑 符 号 Q5 D5 VC C D1 D0 Q0 C LR Q1 Q2 D2 74273 1 20 Q6 D6 D7 Q7 (b) 引 脚 图 D4 G N D 10 11 D3 Q3 Q4 C LK P343数字电路时序模块 A 74373 D0 D1 D2 D3 D4 D5 D6 D5 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y5 OEk LEk 74373 D0 D1 D2 D3 D4

31、 D5 D6 D5 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y5 OEk LEk 74139 B EN CS EN RW Y0 Y2 Y3 Y1 1 1 I II 例例5-3-6 分析图5-3-33所示电路的逻辑功能 寄存器应用电路寄存器应用电路 解：解：根据图5-3-33可知，该电路由两片寄存器和一片译码器组成。讲义P354数字电路时序模块 A 74373 D0 D1 D2 D3 D4 D5 D6 D5 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y5 OEk LEk 74373 D0 D1 D2 D3 D4 D5 D6 D5 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y5 OEk LEk

32、74139 B EN CS EN RW Y0 Y2 Y3 Y1 1 1 I II 解：解： 74139中有两个中有两个2线线-4线译码电路，由图中译码器可知，当电路使能信线译码电路，由图中译码器可知，当电路使能信号号 =1时，电路不工作，两片寄存器都不能进行输入、输出工作。当电路使能时，电路不工作，两片寄存器都不能进行输入、输出工作。当电路使能信号信号 =0时，如果输入信号时，如果输入信号RW=1，表示从寄存器中读取数据，如果输入信号，表示从寄存器中读取数据，如果输入信号RW=0，表示向寄存器写数据。而输入信号，表示向寄存器写数据。而输入信号CS称为片选信号，用于控制哪一片寄称为片选信号，用于

33、控制哪一片寄存器有效，如果存器有效，如果CS=0，寄存器，寄存器I工作，如果工作，如果CS=1，则寄存器，则寄存器II工作。其时序图如工作。其时序图如图图5-3-34所示。所示。ENEN输 入 输 出 EN B A Y3 Y2 Y1 Y0 1 d d 1 1 1 1 0 0 0 1 1 1 0 0 0 1 1 1 0 1 0 1 0 1 0 1 1 0 1 1 0 1 1 1 数字电路时序模块 CS EN RW 数据总线 数据来自 I 数据来自 II 数据写入 I 数据写入 II 图5-3-34 例5-3-6的波形数字电路时序模块（1 1） 当当CLR=0 时，异步清零。时，异步清零。（2 2

34、）当当S0S1时，并行送时，并行送 数。数。（3）当）当S0S1时，保持。时，保持。（4）当）当S0 =1， S1 =0时，时，右移右移 且数据从且数据从SR 端串行输入。端串行输入。（5）当）当S0 =0 ， S1 =1 时，时，左移左移 且数据从且数据从SL 端串行输入。端串行输入。2. 2. 功能功能1. 1. 逻辑符号逻辑符号（二）（二）四位四位双向移位寄存器双向移位寄存器CT74194CT74194讲义P345 (a) 逻辑符号引脚图 SRG4 A CLR 0 1 S0 S1 M30 R QA B C D SR SL C4 CLK QB QC QD 1,4D 3,4D 3,4D 3,

35、4D 3,4D 2,4D 数字电路时序模块CT74194CT74194功能表功能表（二）（二）四位四位双向移位寄存器双向移位寄存器CT74194CT74194输 入 功能 复位 时钟 模式 移位 置入数据 输出 CLR CLK S1 S0 SL SR A B C D QA QB QC QD 0 d d d d d d d d d 0 0 0 0 清除 1 0 d d d d d d d d QAn QBn QCn QDn 保持 1 1 1 d d A B C D A B C D 置入 1 0 1 d 1 d d d d 1 QAn QBn QCn 右移 1 0 1 d 0 d d d d 0

36、QAn QBn QCn 右移 1 1 0 1 d d d d d QBn QCn QDn 1 左移 1 1 0 0 d d d d d QBn QCn QDn 0 左移 1 d 0 0 d d d d d d QAn QBn QCn QDn 保持 (c) 功能表 数字电路时序模块（三）（三）单向移位寄存器（八位单向移位寄存器（八位CT74164CT74164） 1 A CLK 1 1S 1R QA QB & B DL D0R C1 1S 1R C1 QC QD 1S 1R C1 1S 1R C1 1S 1R C1 R R R R R D0S QE QF QG 1S 1R C1 1S 1

37、R C1 QH 1S 1R C1 R R R CLR (a) 逻辑符号 A R C1 CLR CLK B QA QB QC QD QE QF QG QH & 1D SRG8 GND 74164 7 14 VCC 1 8 (b) 引脚图 QH QG QF QE CLK CLR A B QA QB QC QD 输 入 输 出 CLR CLK A B QAQB. QH 0 d d d 0 0 . . 0 1 0 d d 保持 1 1 1 1 QAn . .QGn 1 d 0 0 QAn . .QGn 1 0 d 0 QAn . .QGn (c) 功能表 讲义P346数字电路时序模块2. 环形

38、计数器环形计数器1. 数据转换数据转换3. 扭环形计数器扭环形计数器（四）寄存器的应用（四）寄存器的应用数字电路时序模块1.1.七位串行七位串行并行转换并行转换串行串行并行并行并行并行串行串行数字电路时序模块例例5-3-9 分析图5-3-39所示电路的逻辑功能 74194 A B C D S1 SL SR S0 QA QB QC QD CLRk CLKk CLRk CLKk 1 0 1 现态 次态 计数 脉冲 An Bn Cn Dn An+1Bn+1Cn+1Dn+1 1 2 3 4 5 6 7 0 0 0 0 1 0 0 0 0 1 0 0 1 0 1 0 0 1 0 1 0 0 1 0 0

39、0 0 1 1 0 0 0 0 1 0 0 1 0 1 0 0 1 0 1 0 0 1 0 0 0 0 1 0 0 0 0 解：根据电路模型列出态序表 CLR QA 0 CLK QB 0 QC 0 QD 0 1 0 2 0 3 0 4 0 5 0 6 0 7 0 1 0 2 0 3 0 通过分析可知本例是模通过分析可知本例是模7计数器，本例的关键是确计数器，本例的关键是确定每次右移时进入定每次右移时进入SR端的数据。端的数据。 数字电路时序模块2. 环形计数器环形计数器1. 数据转换数据转换3. 扭环形计数器扭环形计数器（四）寄存器的应用（四）寄存器的应用数字电路时序模块2.2.环形计数器环形

40、计数器讲义P442环形计数器是指将移位寄存器的首尾相连，而且，任何状态中只有一个触发器的状态为1。现态 次态 计数 脉冲 4n 3n 2n 1n 0n 4n+13n+12n+11n+10n+1 0 1 2 3 4 10000 01000 00100 00010 00001 01000 00100 00010 00001 10000 例例6-3-4 用D触发器实现一个 模5环形同步计数器 10000 00000001000 00100 00010 00001 主环 解：解：、画状态转换图、画状态转换图D4 QCPD QCPD QCPD QCPD0 QCPCP数字电路时序模块2.2.环形计数器环形

41、计数器、画全状态转换表、画全状态转换表, 求激励函数求激励函数D4现态 次态 激励 4n 3n 2n 1n 0n 4n+13n+12n+11n+10n+1 D4 10000 01000 00100 00010 00001 01000 00100 00010 00001 10000 0 0 0 0 1 00000 10000 1 其他 0 移位 0 11000 00000001100 00110 00011 10001 次环 将非主环状态指入主环达到自启动的目的。列出D4输入端的卡诺图，化简后可以得到以下逻辑表达式：nnnnQQQQD12344数字电路时序模块2.2.环形计数器环形计数器 100

42、00 00001000 00100 00000010 00001 00000 00011 00101 00110001110100101010010110110001101011100111110011 10100 10101 10110 10111 11000 110010 11010110111110011101111111 1111010010 10001 、画全状态转换表、画全状态转换表、画电路图、画电路图 CP F2 F4 F3 1D C1 C1 C1 & 1D 1D F0 F1 C1 C1 1D 1D Q4 Q3 Q2 Q1 Q0 数字电路时序模块例：用例：用CT74194

43、CT74194构成构成M=4M=4的环形计数器。的环形计数器。 态序表态序表 注意：注意：（1 1）电路除了有效计数循环）电路除了有效计数循环外，还有五个无效循环。外，还有五个无效循环。（2 2）不能自启动，）不能自启动，工作时首工作时首先在先在S加启动信号进行预置。加启动信号进行预置。2.2.环形计数器环形计数器 74194 A B C D S1 SL SR S0 QA QB QC QD CLRk CLKk CLK 1 S 1 0 0 0 1 根据194的功能表S1=1,S2=1时，同步预置。加正脉冲启动。数字电路时序模块环形计数器设计环形计数器设计（1）连接方法：）连接方法： 将移位寄存器

44、的输出将移位寄存器的输出QD接到接到SR输入输入端。端。（2）判断触发器个数：）判断触发器个数： 计数器的模计数器的模n (n为移位寄存器的为移位寄存器的位数位数)。数字电路时序模块2. 环形计数器环形计数器1. 数据转换数据转换3. 扭环形计数器扭环形计数器（四）寄存器的应用（四）寄存器的应用数字电路时序模块3. 扭环形计数器扭环形计数器例例6-3-5 用MSI器件74194实现一个模8扭环形计数器 0000 0000 0000 1000 0000 1100 1110 0011 0000 0000 0111 1111 0000 0001 解：写出态序表解：写出态序表现态 次态 计数 脉冲 A

45、n Bn Cn Dn An+1Bn+1Cn+1Dn+1 1 2 3 4 5 6 7 8 0 0 0 0 1 0 0 0 1 1 0 0 1 1 1 0 1 1 1 1 0 1 1 1 0 0 1 1 0 0 0 1 1 0 0 0 1 1 0 0 1 1 1 0 1 1 1 1 0 1 1 1 0 0 1 1 0 0 0 1 0 0 0 0 输 入 功能 复位 时钟 模式 移位 置入数据 输出 CLR CLK S1 S0 SL SR A B C D QA QB QC QD 0 d d d d d d d d d 0 0 0 0 清除 1 0 d d d d d d d d QAn QBn QC

46、n QDn 保持 1 1 1 d d A B C D A B C D 置入 1 0 1 d 1 d d d d 1 QAn QBn QCn 右移 1 0 1 d 0 d d d d 0 QAn QBn QCn 右移 1 1 0 1 d d d d d QBn QCn QDn 1 左移 1 1 0 0 d d d d d QBn QCn QDn 0 左移 1 d 0 0 d d d d d d QAn QBn QCn QDn 保持 (c) 功能表 数字电路时序模块 74194 A B C D S1 SL SR S0 QA QB QC QD CLRk CLKk CLKk 1 S 1 0 0 0 1

47、 1 注意：注意：（1 1）电路除了有效计数循环）电路除了有效计数循环外，还有一个无效循环。外，还有一个无效循环。（2 2）不能自启动，）不能自启动，工作时首工作时首先在先在S加启动信号进行预置。加启动信号进行预置。 S CLR QD 0 CLK QC 0 QB 0 QA 0 0 0 1 0 2 0 3 0 4 0 5 0 6 0 7 0 8 0 1 0 2 0 3 0 数字电路时序模块扭环形计数器设计扭环形计数器设计（1）连接方法：）连接方法： 将移位寄存器的输出将移位寄存器的输出QD经反相器后经反相器后反馈到反馈到SR输入端。输入端。（2）判断触发器个数：）判断触发器个数： 计数器的模计数

48、器的模2n (n为移位寄存器的为移位寄存器的位数位数)。数字电路时序模块2. 环形计数器环形计数器1. 数据转换数据转换3. 扭环形计数器扭环形计数器（四）寄存器的应用（四）寄存器的应用数字电路时序模块第七章第七章 常用时序模块及其应用常用时序模块及其应用第一节第一节 计数器计数器第二节第二节 寄存器寄存器第三节第三节 序列码发生器序列码发生器小结小结数字电路时序模块第三节第三节 序列码发生器序列码发生器一、计数器型序列码发生器一、计数器型序列码发生器按一定规则排按一定规则排列的周期性串列的周期性串行二进制码。行二进制码。任意长度的序列码任意长度的序列码三、反馈型序列码发生器三、反馈型序列码发

49、生器二、移位寄存型序列码发生器二、移位寄存型序列码发生器数字电路时序模块一、计数器型序列码发生器一、计数器型序列码发生器2. 2. 按要求设计组合输出电路。按要求设计组合输出电路。计数器计数器+ +组合输出电路组合输出电路（一）电路组成（一）电路组成（二）设计过程（二）设计过程 1.1.根据序列码的长度根据序列码的长度S S设计模设计模S S计数器，状态可以自定。计数器，状态可以自定。数字电路时序模块例：设计一产生例：设计一产生110001001110序列码发生器。序列码发生器。第一步：设计计数器第一步：设计计数器 （1）序列长度）序列长度S=12，可以，可以设计模设计模12计数器。计数器。（

50、2）选用）选用CT74161。（3）采用同步预置法。）采用同步预置法。（ 4 ） 设 定 有 效 状 态 为） 设 定 有 效 状 态 为 QDQCQBQA=01001111。0010一、计数器型序列码发生器一、计数器型序列码发生器讲义P449383数字电路时序模块第二步：设计组合电路第二步：设计组合电路 AQ QD QC QB QA Z 0 1 0 0 1 0 1 0 1 1 0 1 1 0 0 0 1 1 1 0 1 0 0 0 0 1 0 0 1 1 1 0 1 0 0 1 0 1 1 0 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0（1）列出真值表。列

51、出真值表。（2）卡诺图化简。卡诺图化简。（3）采用采用8输入输入数据选择器实现数据选择器实现逻辑函数逻辑函数：D0=D1=D3=D5=0D2=D6=1D4=QA，D7=一、计数器型序列码发生器一、计数器型序列码发生器数字电路时序模块ABCD0001111000011110D0D0D1D1D2D2D3D3D4D4D5D5D6D6D7D7 若对应的方格内若对应的方格内 有有0也有也有1，则应为，则应为1格格对应的对应的输入输入变量的积之和变量的积之和（此积之和式中（此积之和式中只能含余下的变量只能含余下的变量）。）。八选一选择器实现函数：逻辑变量八选一选择器实现函数：逻辑变量ABCD选选ABC做地

52、址输入，可得八选一选择器的卡诺图做地址输入，可得八选一选择器的卡诺图与函数的卡诺图比较，可确定相应的数据输入与函数的卡诺图比较，可确定相应的数据输入Di。 若对应于选择器卡诺图的方格内若对应于选择器卡诺图的方格内全为全为1，则此，则此Di= 1；反之，若方格内；反之，若方格内全为全为0，则，则Di = 0。确定确定Di方法：对于函数卡诺图中方法：对于函数卡诺图中QDQCQB-ABCQA-D数字电路时序模块第三步：第三步：画电路图画电路图 D0=D1= D3 =D5=0D2=D6=1D4=QA，D7=AQ Z一、计数器型序列码发生器一、计数器型序列码发生器数字电路时序模块三、反馈型序列码发生器三

53、、反馈型序列码发生器-最长线性序列码发生器最长线性序列码发生器第三节第三节 序列码发生器序列码发生器一、计数器型序列码发生器一、计数器型序列码发生器二、移位寄存型序列码发生器二、移位寄存型序列码发生器数字电路时序模块二、移位寄存型序列码发生器二、移位寄存型序列码发生器例例6-3-6 用用D触发器设计一个产生触发器设计一个产生1111000100的序列码发生器的序列码发生器。 解：解： （1）分析题意，确定系统状态和输出，画出原始状态转换表和状态转换图 现 态 次 态 Q3n Q2n Q1n Q0n Q3n+1 Q2n+1 Q1n+1 Q0n+1 1111 1110 1110 1100 1100

54、 1000 1000 0001 0001 0010 0010 0100 0100 1001 1001 0011 0011 0111 0111 1111 1100 0000 0000 1000 0001 0100 0000 0010 0011 0000 1001 1111 0000 1110 0111 （2）确定时序类型根据设计要求，本例属于同步时序电路设计问题。因此，不需要设计时钟输入信号。 （3）状态化简由设计要求可知，本例不需要进行状态化简。 数字电路时序模块（4）状态设计 （5）组合设计（求控制函数）现 态 次 态 激励 Q3n Q2n Q1n Q0n Q3n+1 Q2n+1 Q1n+1 Q0n+1 D0 1111 1110 0 1110 1100 0 1100 1000 0 1000 0001 1 0001 0010 0 00