武汉大学_数电仿真实验.

1、数字电子技术仿真实验数字电子技术-仿真实验报告（2 / 17）学院：姓名：学号：电气工程学院%目录实验一 一位全加器的设计2一、实验目的2二、实验原理2三、实验结果2四、实验总结3实验二 四位全加器的设计4一、实验目的4二、实验原理4三、实验结果4实验三、三输入与门、三输入或门6一、实验目的6二、实验原理6三、实验结果6实验四 8-3优先编码器8一、实验目的8二、实验原理8三、实验结果8实验五 3-8译码器10一、实验目的10二、实验原理10三、实验结果10四、实验总结12实验六 八位十进制频率设计实验13一、实验目的13二、实验原理13三、实验结果14四、实验总结16数字电子技术-仿真实验报

2、告（15 / 15）实验一 一位全加器的设计一、实验目的1. 掌握QUARTUSII8.0软件的使用流程；2. 初步掌握VERILOG的编程方法。二、实验原理一位全加器的真值表如下：abcisumco0000000110010100110110010101011100111111一位全加器的逻辑表达式为：Sum=abci;Co=a&b|(ab)&ci.三、实验结果1.由实验原理可列些如下内容的VHDL文件：module fulladder(a,b,ci,co,sum);input a,b,ci;output co,sum;reg co,sum;always(a|b|ci)beg

3、insum=abci;co=a&b|(ab)&ci;endendmodule2仿真可得如下RTL仿真电路图：3.合理设置输入变量周期，可得各个变量波形图如下：四、实验总结这门实验对我来说是全新的，QUARTUSII软件也从没接触过，通过认真查看并实践指导书上的详细的步骤，基本可以做到完成实验任务；同时在老师和同学们的帮助下，解决了很多问题，同时也让我对QUARTUS软件有了一定的认识。实验二 四位全加器的设计一、实验目的3. 掌握图形层次设计方法；4. 熟悉QUARTUSII8.0软件的使用流程;5. 掌握全加器原理，能进行多位加法器的设计。二、实验原理1一个4位全加器可以由4

4、个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。2.4位全加器的实现也可以借助QUARTUS软件设计中的数据流建模实现，原理相同，书写简洁方便。三、实验结果1.由实验原理可列些如下内容的VHDL文件：module adder4(a,b,ci,sum,co);input 3:0a,b;input ci;output 3:0sum;output co;assign co,sum=a+b+ci;endmodule2仿真可得如下RTL仿真电路图：3.合理设置输入变量周期，可得各个变量波形图如下：实验三、三输入与门、三输入

5、或门一、实验目的1.理解简单组合电路设计方法；2.掌握基本门电路的应用。二、实验原理三输入与门和三输入或门真值表如下：abcyandyor0000000101010010110110001101011100111111由真值表可得逻辑表达式：Yand=a&b&c;Yor=abc;三、实验结果1.由实验原理可列些如下内容的VHDL文件：module in3(a,b,c,yand,yor);input a,b,c;output yand,yor;reg yand,yor;always(a|b|c)beginyand=a&b&c;yor=a|b|c;endendmod

6、ule2仿真可得如下RTL仿真电路图：3.合理设置输入变量周期，可得各个变量波形图如下：实验四 8-3优先编码器一、实验目的1.熟悉常用编码器的逻辑功能；2.熟悉VERILOG的代码编写方法。二、实验原理1.8-3优先编码器真值表如下：x7x6x5x4x3x2x1x0y2y1y01XXXXXXX11101XXXXXX110001XXXXX1010001XXXX10000001XXX011000001XX0100000001X001000000010002.由真值表可得其逻辑表达式如下： Y2=x4&x5&x6&x7; Y1=(x2&x4&x5|x3&am

7、p;x4&x5|x6|x7); Y0=(x1&x2&x4&x6|x3&x4&x6|x5&x6|x7);三、实验结果1.由实验原理可列些如下内容的VHDL文件：module bianma(x,y);input 7:0x;output 2:0y;assign y2=x4&x5&x6&x7;assign y1=(x2&x4&x5|x3&x4&x5|x6|x7);assign y0=(x1&x2&x4&x6|x3&x4&x6|x5&x6|x7)

8、;endmodule2仿真可得如下RTL仿真电路图：3.合理设置输入变量周期，可得各个变量波形图如下：实验五 3-8译码器一、实验目的1.熟悉常用译码器的逻辑功能；2.掌握复杂译码器的设计方法。二、实验原理1.3-8译码器真值表如下：x2x1x0y7y6y5y4y3y2y1y011110000000110010000001010010000010000010000011000010000100000010000100000010000000000012.由真值表可得其逻辑表达式如下：y7=x2&x1&x0; y6=x2&x1&x0;y5=x2&x1&am

9、p;x0;y4=x2&x1&x0;y3=x2&x1&x0;y2=x2&x1&x0;y1=x2&x1&x0;y0=x2&x1&x0;三、实验结果1.由实验原理可列些如下内容的VHDL文件：module yima(x,y);input 2:0x;output 7:0y;assign y7=x2&x1&x0;assign y6=x2&x1&x0;assign y5=x2&x1&x0;assign y4=x2&x1&x0;assign y3=x2&x1

10、&x0;assign y2=x2&x1&x0;assign y1=x2&x1&x0;assign y0=x2&x1&x0;endmodule2仿真可得如下RTL仿真电路图：3.合理设置输入变量周期，可得各个变量波形图如下：四、实验总结通过对编码器和译码器的学习，以及上机实践，我对Quartus软件已经有了一定的认识，同时对VHDL语言编程器整个设计过程也有了一个完整的概念和思路，可以按照指定的要求完成实验项目的程序编写。实验六 八位十进制频率设计实验一、实验目的1.进一步了解VERILOG语言功能；2.了解EDA在高频工作下的优势，这是单

11、片机无法比拟的。二、实验原理采用一个标准的基准时钟，在单位时间（如1秒）里对被测信号的脉冲数进行设计数，即为信号的频率。八位数字频率计系统可分为四个模块：控制模块、技术测量模块、锁存器模块和显示模块。1.控制模块：测频控制器的使能信号（起名为TSTEN），它具有产生一个1秒脉冲宽度且周期为2秒的信号，其功能是对频率计的每一个计数器的使能端进行同步控制，当其为高电平时允许计数，低电平时停止计数，并保持所计数； 控制信号时序关系：2.技术模块：在停止计数期间，首先要能产生一个锁存信号，用其上跳沿，将前一秒的计数值锁存进16位锁存器中，并由外部的七段译码器输出并稳定显示（设置锁存器的好处，在于可以消

12、除周期性清零信号带来的不断闪烁）；3.锁存器模块：信号锁存后，必须有一清零信号对所有计数器进行清零，为下一次计数做准备 4，每一个计数器CNT10有4位输出（00001001分别表示十进制中的09），因此需要用四片CNT10。四片CNT10应串接起来，当前一片CNT10产生进位信号后，由CARRY_OUT输出跳变高电平，引入下一片CNT10（也即输入时钟信号CLK）。为解决逢9进1的缺陷，本例各计数器采用同步计数。各计数器的进位输出口与自己使能端相与作为下一个高位计数器的使能端，本例考虑的电路的简洁，已将与门综合到各个计数器中，各计数器sout为与门输出端口，a位与门一个输入口。4显示模块：以

13、仿真数字波形的形式显示。三、实验结果1.由实验原理可列些如下内容的VHDL文件：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity baweipinji isport(f_in : in std_logic;clk : in std_logic;dgout : out std_logic_vector(31 downto 0);carry_out : out std_logic ); end baweipinji;architecture behav of baweipinji isco

14、mponent cnt10Port (clk,clr,ena,a: in std_logic;cq: out std_logic_vector(3 downto 0);sout,cout: buffer std_logic);end component;component test_ctlport(clkk : in std_logic;test_en : out std_logic;clr_cnt : out std_logic;load : out std_logic);end component;component reg32port(load : in std_logic;din :

15、in std_logic_vector(31 downto 0);dout : out std_logic_vector(31 downto 0);end component;signal cq1,cq2,cq3,cq4 ,cq5,cq6,cq7,cq8: std_logic_vector(3 downto 0);signal cq9 : std_logic_vector(31 downto 0); signal ena1 : std_logic;signal clr1 : std_logic;signal sout1,sout2,sout3,sout4,sout5,sout6,sout7:

16、std_logic;signal load1 : std_logic; beginu1 : cnt10port map(clk=>f_in,clr=>clr1,ena=>ena1,cq=>cq1,a=>ena1,sout=>sout1);u2 : cnt10port map(clk=>f_in,clr=>clr1,ena=>sout1,cq=>cq2,a=>sout1, sout=>sout2);u3 : cnt10port map(clk=>f_in,clr=>clr1,ena=>sout2,cq=&g

17、t;cq3,a=>sout2,sout=>sout3);u4 : cnt10port map(clk=>f_in,clr=>clr1,ena=>sout3,cq=>cq4,a=>sout3,sout=>sout4);u5 : cnt10port map(clk=>f_in,clr=>clr1,ena=>sout4,cq=>cq5,a=>sout4,sout=>sout5);u6 : cnt10port map(clk=>f_in,clr=>clr1,ena=>sout5,cq=>cq6,

18、a=>sout5,sout=>sout6);u7 : cnt10port map(clk=>f_in,clr=>clr1,ena=>sout6,cq=>cq7,a=>sout6,sout=>sout7);u8 : cnt10port map(clk=>f_in,clr=>clr1,ena=>sout7,cq=>cq8,a=>sout7,cout=>carry_out);u9 : test_ctlport map(clkk=>clk,test_en=>ena1,clr_cnt=>clr1,load=>load1);u10 : reg32port map(load=>load1,dout=>dgout,din=>cq9);cq9(31 downto 28)<=cq8(3 downto 0);cq9(27 downto 24)<=cq7(3 downto 0); cq9(23 downto 20)<=cq6(3 downto 0); cq9(19 downto 16)<=cq5(3 downto 0); cq9(15