锁相环式数字频率合成器(上)

1、由于文件过大，分上下俩部分，下载的朋友不要忘了-。-数字频率合成器设计报告设计时间：2013年1月517日班 级： 电子本0913班 姓 名： 报告页数： 22页 摘要近几年来，无线通讯获得飞速发展。随着其应用领域的不断扩张，市场对低功耗、低造价、高性能、高集成度的收发机的需要也越来越高。在无线通信收发机中包含一个很重要的模块，频率合成器，它通过产生一系列与参考信号具有同样精度和稳定度的离散信号，为频率转换提供基准的本地震荡信号。频率合成器设计的优劣直接影响到无线通信收发机的性能、成本，故其实现方式一直是一个挑战。而本次课程设计仅考虑方案的实用性，即是实验室环境的局限性以及电子器件的价格等因素

2、。AbstractIn recent years, the rapid development wireless communications. With the continuous expansion of its applications, the market is also increasing the need for low-power, low-cost, high-performance , highly integrated transceiver.Contains a very important in the wireless communication transce

3、iver module, the frequency synthesizer, and by generating a series of reference signals with the same accuracy and stability of the discrete signals provided for the frequency conversion of the local oscillation signal of the reference. Frequency synthesizer designed to directly affect the wireless

4、communication transceiver performance, cost, and its implementation has been a challenge.Only to consider the practicality of the design of the course, that the limitations of the laboratory environment, as well as factors such as the price of electronic devices.目录一设计任务与要求 1二设计方案及比较 2三系统设计总体思路 4四系统原

5、理框图及工作原理分析 5五组成电路主要器件的参数，工作原理、外形图及选择 10六电路原理图 12七产品制作及调试 15八实验结果与数据处理 16九结论（设计与分析） 18十心得体会 19一设计任务与要求（一）训练目的1. 熟悉锁相环路的原理和特点，掌握VCO压控振荡器的工作原理与作用2. 加深对基本锁相环工作原理的理解，巩固相关的理论知识3. 熟悉锁相环式数字频率合成器的电路组成与工作原理，培养设计、制作、调试电路等一系列工程设计的能力4. 熟悉相关IC的性能参数及使用方法。培养应用理论知识为实际电路设计的能力（二）预习要求与参考、收集相关信息1. 认真预习有关锁相环及频率合成技术等方面的理论

6、知识2. 参考高频电子电路 、通信原理与技术 、集成电路大全等书（三）设计要求和设计指标（1）设计指标 a. 熟悉锁相环和频率合成器的基本结构原理，熟悉相关芯片的性能参数及使用方法 b. 利用锁相环设计的频率合成器，当输入频率为100Hz时，用一片CD4046、三片MCI4522时，实现输出频率为100Hz 99.9kHz（2）实验测试要求a. 测VCO曲线，即压控震荡器曲线 b. 测VCO中心频率 c. 求VCO增益： d. 测锁相环锁定范围： e. 求频率合成器的阶数1二设计方案根据课题要求，为了能够实现锁相式数字频率合成，下面是我们找到的四种比较具有代表性的方案，结构框图分别见图1、图2

7、、图3及图4：图1 方案一的系统框图（一）方案的比较与选择在上面的几种方案中，方案一、二和三均属硬件电路实现，其中方案一是最容易实现的，它完全能够实现步进频率为1KHz的频率合成，但其建立时间长，相位噪声和杂散信号的影响较明显。方案二是一种DDS驱动PLL的频率合成器，方案三是一种单片机控制频率合成器，这两种方案在性能上要优于方案一，但它们都必须由单片机参与控制。方案四与前三个方案在思想上有很大不同，是一种EDA设计，它是一种基于FPGA的、以VHDL硬件语言实现的嵌入式系统，其技术比较领先。由于实验室为硬件电路工作环境，故不能选择方案四，在前三个方案中，虽然二、三在性能方面比较优越，但其需要

8、借助计算机对其单片机进行控制，对我们提出编程要求我们无法实现。方案一虽在性能方面略有不足，但其完全能够满足设计的需要，又能够适应实验室的工作环境。综上所述，方案一能够满足设计的要求,我们组将采用方案一实现本系统。（二）方案阐述与论证通过对各方案进行比较，我们组最终选择了方案一来实现该系统。下面是我们组对方案一进行一个简单的阐述：在方案一中，系统是由锁相环路和N分频器以及信号输入电路构成的。在锁相环路模块中，鉴相器（PD）和压控振荡器（VCO）可由集成芯片提供，以降低系统的复杂度。鉴相器输出的相位误差电压是周期性脉冲波形,需要使用环路低通滤波器将它平滑后输出一个直流控制电压,去控制VCO的频率和

9、相位,使之向减小误差方向变化,从而消除频差与相差达到锁定状态,而高频噪声及其它交流谐波分量将受到滤波器的抑制。N分频器是将VCO输出信号经过N位可控计数器分频后输入鉴相器，使之与参考信号进行比较。信号输入电路实质就是产生100Hz基准信号源，系统将在此信号的基础上进行一系列的频率合成。信号源的精度和稳定度将影响整个系统频率合成的精度和稳定度。 系统设计总体思路 时钟输入可采用从信号源上的BS信号输入（频率为），经过锁相环电路（CD4046）及分频器个、十、百位控制电路（CD4522）即分频比为N，则从VCO振荡输出口得到合成频率为N信号。CD4522为可预置可编程的二十进制记数器。N分频器是锁

10、相式数字频率合成器主要单元电路之一。当程序分频器的分频比N置成1，也就是把SW1断开，SW2置成“0001”状态，或者不接入两级程序分频器，即把压控振荡器VCO的输入端用导线直接连接到相位比较器2的比较信号输入端第三引脚PD12，这时，该电路就是一个基本锁相环电路。本电路采用反馈封锁的办法，实现了使用极少的器件控制着众多批频率（即从100Hz99.9KHz）的灵活转换功能。分频比范围控制电路，主要通过改变电阻、电容的值来改变频率合成器分频比的范围。四系统原理框图及工作原理分析 系统原理框图(一) 数字频率合成器的组成数字锁相式频率合成器根据信道间隔和工作频率可分为直接式频率合成器和吞脉冲式频率

11、合成器。典型的直接式频率合成器组成框图如上图所示。它由参考振荡器、参考分频器、鉴相器（PD）、环路滤波器（LF）、压控振荡器（VCO）和可编程分频器等部分组成。其中， （二）锁相环路的工作原理锁相环（PLL）是一个相位误差控制系统，利用反馈控制原理实现频率及相位的同步技术。锁相环通过比较输入信号和压控振荡器输出频率之间的相位差，产生误差控制电压来调整压控振荡器的频率，以达到与输入信号同频。1.锁相环路的组成锁相环路的基本组成框图如下图所示。它由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成。其中，PD和LF构成反馈控制器，而VCO就是它的控制对象。锁相环路的基本组成框图2.

12、锁相环路的基本特性(1) 捕捉与锁定特性若锁相环路原本处于失锁状态，由于环路的调节作用，最终进入锁定状态，这一过程，称环路捕捉过程。在没有干扰的情况下，环路一经锁定，其输出信号频率等于输入信号频率。(2) 自动跟踪特性若环路原本处于锁定状态，由于温度或电源电压的变化，使VCO输出频率变化，或者输入信号频率变化，通过环路自动相位控制作用，使VCO相位（频率）不断跟踪输入信号的相位（频率），这个过程称跟踪过程，或同步过程。 (3) 锁相环路的捕捉带与同步带环路能捕捉的最大起始频差范围称捕捉带或捕捉范围，记作fP。环路所能跟踪的最大频率范围称同步带，记作fH。 当Df0fP时，环路将不能锁定。 当D

13、f0fH时，环路将不能跟踪。 一般有DfHfP。 （三） 常用集成锁相环路CD4046简介CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V18V），输入阻抗高(约100M)，动态功耗小，在中心频率f0为10kHz下功耗仅为600W，属微功耗器件。CD4046引脚排列 CD4046是带有RC型VCO的锁相环路，属于低频锁相环路。采用 16 脚双列直插式，图4-11为CD4046的内部功能框图和构成锁相频率合成器时的外围元件连接图。从图中可以看出，CD4046主要由相位比较、压控振荡器（VCO）、线性放大器、源跟随器、整形电路等部分构成。芯片内含有一个低功耗、高线性VCO

14、，两个工作方式不同的鉴相器PDI和PDII，A1为PDI和PDII的公用输入基准信号放大器，源跟随器A2与VCO输入端相连是专门作FM解调输出之用的，此外还有一个6V左右的齐纳稳压管。1.CD4046的内部功能框图及各引脚功能如下1脚相位输出端，环路入锁时为高电平，环路失锁时为低电平。2脚相位比较器的输出端CD4046内部结构图3脚比较信号输入端。 4脚压控振荡器输出端。 5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。 6、7脚外接振荡电容。 8、16脚电源的负端和正端。 9脚压控振荡器的控制端。 10脚解调输出端，用于FM解调。 11、12脚外接振荡电阻。 13脚相位比较器的输出端。

15、 14脚信号输入端。 15脚内部独立的齐纳稳压管负极。2.鉴相器PDI：CD4046芯片内的鉴相器PDI是一个数字逻辑异或门，由于CMOS门输出电平在0VDD之间变化。所以只要用简单的积分电路就可以取出平均电平，因而使锁项环路的捕捉范围加大。该鉴相器主要应用在调频波的解调电路中。PDII是一个由边沿控制的数字比相器和互补CMOS输出结构组成的三态输出式鉴相器。由于数字比相器仅在ui和uv的上跳边沿起作用，因而该鉴相器能接收任意占空比的输入脉冲，即非常窄的脉冲。3.压控振荡器VCO：CD4046内部的VCO是一个电流控制型振荡器，其振荡频率与控制电压Ud之间的关系可以用下式表示： 式中VGS为耗

16、尽型NMOS三极管的源栅间导通压降，约0.5左右，VDS为耗尽型PMOS管的漏源饱和压降，约为1V左右。式中的第二项为常数项，也就是VCO的最低振荡频率fomin。当R4的增大到12脚开路时，fomin减小至零。式中第一项为Ud的函数，当R310kW时。f0与Ud基本呈直线性关系。当Ud =VDD时，VCO维持在最高振荡频率fomax: 已知fomin、fomax和Ct以后，就可以由上式中求得R3值。实践中，为微调f0的范围，R3往往采用一只固定电阻和一只可调电阻相串联。（四）可预置1/N计数器CD4522工作原理.特点不要外接门电路即可实现计数/分频可以完成可编程序的减计数.引脚图 MC14

17、522引脚排列图MC14522由两部分组成:一是可预置的二十进制减计数器,二是“0”输出RS触发器. MC14522有四个输出端Q0Q3;还有一个Oc输出端,作为多级级联使用.它的输入端较多,除了时钟端CP,时钟禁止端EN和清零端Cr外,还有与Q0Q3相对应的四个预置数输入端P0P3,以及预置控制端PE.此外,为了完善电路的功能,还有一个级联反馈输入端CF。MC14522的工作过程MC14522是由4个触发器和几个进位及反馈门电路组成。MC14522功能表（a）输 入输 出CP PE Cr P0 P1 P2 P3Q0 Q1 Q2 Q3 1 1 0 0 0 0 0 0 0 0 1 0 0 0 0

18、 0 0 计数不计数不计数 （b）CF与Qc的关系输 入输 出 CFQ0 Q1 Q2 Q3 Oc 1 00 0 0 00 0 0 0 1 0其中表（a）表明了计数与预置、清零的功能。只要Cr为“1”电平或正脉冲，则计数器的各输出端均置为“0”电平。只要Cr为“0”，PE为“1”，则加在P0P3上的数据送入对应的Q0Q3。按照表（a）所列状态，在时钟上升沿作用下，计数器将做减计数。而表（b）表明了级联反馈端、计数器内部数据与Qc输出端之间的关系。当CF输入端为“1”时，并且计数器内部数据Q0Q3均为“0”电平时，则R-S触发器置数，Oc输出端为“1”电平。这是R-S触发器置数的唯一条件。若CF为“0”电平，即使Q0Q3全为“0”状态Oc输出端仍为“0”状态。典型参数：工作电压：3V到18V单一直流电压最大功耗；500Mw异步预置允许 组成电路主要器件的参数，工作原理、外形图及选择（一）集成锁相环路PLL及外接振荡元器件根据设计指标要求，集成锁相环路可选为CD4046，它包含PD和VCO，最高工作频率为1.4MHz，满足设计要求。根据设计要求，有=99.9kHz，=100Hz。CD4046内部的VCO是一个