用CMOS传输门和CMOS非门设计D触发器

1、用CMOS传输门和CMOS非门设计边沿D触发器姓 名 单赟吉 所在学院 电子信息工程 专业班级 通信1109 学 号 11211105 指导教师 白双 日 期 _2013.12月_ 目 录摘要2第一章 绪论21.1 CMOS D触发器与TTL D触发器的比较31.2 触发器 41.3 边沿触发器4第二章 D触发器电路组成结构62.1 CMOS反向器 62.2 CMOS传输门 62.3 D触发器 72.4 第一种设计方案 82.5 第二种设计方案 92.6 两种设计方案比较 10第三章 置位、复位电路12第四章 特征方程，特征表，激励表，状态图144.1 特征方程和特征表 144.2 激励表 1

2、44.3 状态图 14第五章 激励信号D的保持时间和时钟CP的最大频率 165.1 平均传输延迟时间 165.2 建立时间和保持时间 165.3 CP时钟周期 17第六章 设计的D触发器转换成JK触发器和T触发器186.1 设计的D触发器转换成JK触发器 186.2 D触发器转换成T触发器 19第七章 CMOS D触发器在CP边沿的工作特性研究21第八章 CMOS D触发器的应用CD4013触摸开关24第九章 总结以及感想25参考文献26摘要：本文用CMOS传输门和CMOS非门设计边沿D触发器。说明电路组成结构；阐述电路工作原理；写出特征方程，画出特征表，激励表与状态图；计算出激励信号D的保持

3、时间和时钟CP的最大频率；将设计的D触发器转换成JK触发器和T触发器。关键词： 边沿触发 CMOS非门，CMOS传输门，D触发器。Abstract：This paper mainly studied how to use CMOS transmission door and CMOS gate design edge D flip-flop. Firstly analyzes CMOS transmission door and CMOS gate principle; Then use the CMOS transmission door and CMOS gate design the e

4、dge D flip-flop; Also this paper tells us how this circuit work, Then write characteristic equation, draw the feature list, incentive table and state diagram; Next calculate the excitation signal D retention time and clock CP's maximum frequency; Finally put The design of the D flip-flop into JK

5、 flip-flop and T trigger. Keywords: trigger edge; CMOS gate;CMOS transmission gate; D trigger;一、 绪论1.1 CMOS D触发器与TTL D触发器的比较 TTL电路的速度快，传输延迟时间短(5-10ns)，但是功耗大。COMS电路的速度慢，传输延迟时间长(25-50ns),但功耗低。COMS电路本身的功耗与输入信号的脉冲频率有关，频率越高，芯片集越热，这是正常现象。74LS47和74HC47都是双D触发器，其功能比较的多，可用作寄存器，移位寄存器，振荡器，单稳态，分频计数器等功能。不同的是74LS7

6、4是由TTL门电路构成而74HC74是由CMOS门电路构成，下面我将分析比较两块芯片的功能。下面以TTL电路74LS74芯片和CMOS电路74HC74芯片为例,讨论TTL以及CMOS电路的特点,进而分析好坏。为了比较方便，参数均采用额定参数.具体参数如表1所示。 表1 74LS74, 74HC74部分参数对照表74LS7474HC74功耗P（mw）20.004工作电压范围4.75-535V2-6V高低点平差距3.15V7VTA()0-70-4085传输延迟Tpd(ns) 19ns17 ns二者比较分析：1.静态功耗CMOS集成电路采用场效应管，且都是互补结构，工作时两个串联的场效应管总是处于一

7、个管导通另一个管截止的状态，电路静态功耗理论上为零。实际上，由于存在漏电流，CMOS电路尚有微量静态功耗。根据上表的数据可知，74HC74芯片的静态功耗为0.004mw。通过上表参数可知，74LS74的功耗为20mw。两者相比较，虽然功耗都非常低，接近于0，但是CMOS集成电路74HC74芯片的静态功耗更低，两个相差四个数量级。2.工作电压范围CMOS集成电路供电简单，供电电源体积小，基本上不需稳压。由上表可知,74HC74芯片的供电电源范围为2-6V,远远大于74LS74芯片的供电电源范围4.75-5.35V。3.抗干扰能力CMOS的高低电平之间相差比较大、抗干扰性强，TTL则相差小，抗干扰

8、能力差。根据上表中的参数可知,74HC74芯片的高低电平差距为7V,74LS74芯片的高低电平差距为3.15V.所以可知74HC74芯片的抗干扰能力更强.4.集成度，温度稳定性能由于CMOS集成电路的功耗很低，内部发热量少，所以集成度可大大提高。而且，CMOS电路线路结构和电气参数都具有对称性，在温度环境发生变化时，某些参数能起到自动补偿作用，因而CMOS集成电路的温度特性非常好。由上表可知74HC74的工作温度范围为-4085，而74LS74的工作温度范围是0-70。因此，CMOS集成电路74HC74芯片的温度稳定性能相比于CMOS集成电路74HC74芯片更好，同时集成度也更高。 5.传输时

9、间根据上表的参数可知，CMOS集成电路74HC74芯片的传输延迟时间为17 ns，TTL集成电路的74LS74芯片的延迟时间为19ns，两者传输延迟时间同一数量级，大小几乎相等，传输时间都很短，传输速度快。1.2 触发器触发器是构成时序逻辑电路的基本逻辑部件，它有两个稳定的状态：0状态和1状态；在外界信号作用下，可以从一个稳态转变为另一个稳态；无外界信号作用时状态保持不变。因此，触发器可以作为二进制存储单元使用。按功能分类可分为RS触发器、JK触发器、D触发器等等。1.3 边沿触发器具有下列特点的触发器称为边沿触发方式触发器，简称边沿触发器。触发器接收的是时钟脉冲CP 的某一约定跳变(正跳变或

10、负跳变)来到时的输入数据。在CP=l 及CP=0 期间以及CP非约定跳变到来时，触发器不接收数据。常用的正边沿触发器是D 触发器。边沿触发器和电位触发器的不同在于：电位触发器在 CP=1 期间来到的数据会立刻被接收。但对于边沿触发器，在CP=1 期间来到的数据，必须“延迟”到该CP=1 过后的下一个CP 边沿来到时才被接收。因此边沿触发器又称延迟型触发器。边沿触发器在CP 正跳变(对正边沿触发器)以外期间出现在D 端的数据变化和干扰不会被接收，因此有很强的抗数据端干扰的能力而被广泛应用，它除用来组成寄存器外，还可用来组成计数器和移位寄存器等。 至于电位触发器。只要为约定电平，数据来到后就可立即

11、被接收，它不需像边沿触发器那样保持到约定控制信号跳变来到才被接收。同步触发方式存在空翻，为了克服空翻。边沿触发器只在时钟脉冲CP上升沿或下降沿时刻接收输入信号，电路状态才发生翻转，从而提高了触发器工作的可靠性和抗干扰能力，它没有空翻现象。二、 D触发器电路组成结构2.1 CMOS反相器NMOS和PMOS晶体管以互补的方式公用就形成CMOS逻辑。CMOS反相器只需要一个NMOS晶体管和一个PMOS晶体管，他们的链接如图1。电源电压为了与TTL系列相兼容，取为5V。图1 CMOS反相器CMOS反相器电路的功能，用以下两种情况可以表述：1、Vin为0V。这种情况下，下面的n沟道晶体管Q1断开（因为V

12、gs=0）,而上面的P沟道晶体管Q2导通（因为其Vgs为负值-5.0V）。所以，Q2在电源和输出端表现为一个小电阻，故其输出电压为5.0V。2、Vin为5.0V。此时，Q1导通，而Q2断开。所以，Q1在输出端和地之间表现为一个小电阻，而输出电压为0V。CMOS非门的输出电阻比TTL电路的输出电阻大，容性负载对前者传输延迟时间会产生更大的影响。CMOS非门的输出电阻与UIH（ UIHUDD ）有关，因此CMOS反相器的传输延迟时间与U¬DD有关。根据CMOS非门的互补对称性可知，当反相器接容性负载时，它的导通延迟时间TPHL和截止延迟时间TPLH是相等的。CMOS反相器的平均传输延迟时

13、间约为10ns。2.2 CMOS传输门一对p沟道和n沟道晶体管可连在一起形成一个逻辑控制开关，如图2，这种电路称为CMOS传输门。 图2 CMOS传输门传输门工作原理是这样的：他的输入信号EN和EN-L总是处在相反的电平上。当EN为高态、EN-L为低态时，A点与B点之间为低阻抗链接。当EN为低态、EN-L为高态时，A点与B点断开。一旦传输门被打开，A到B的传播延迟非常短。我们可以得知p沟道晶体管在门电路是低态时，具有低的阻抗。N沟道晶体管则在门电路高态时有低的阻抗。之所以要采用两个晶体管，是因为一般的导通p沟道晶体管不能在A点和B点之间很好的传导低电压，而一般的导通n沟道晶体管却不能很好的传导

14、高电压；两个并联起来的晶体管就能恰当的覆盖完整的电压范围。在正常工作时，模拟开关的导通电阻值约为数百欧，当它与输入阻抗为兆欧级的运放串接时，可以忽略不计。CMOS传输门除了作为传输模拟信号的开关之外，也可作为各种逻辑电路的基本单元电路。2.3 D触发器触发器是一种时钟控制的记忆器件，触发器具有一个控制输入讯号（CLOCK），CLOCK讯号是触发器只在特定时刻才按输入讯号改变输出状态。若触发器只在时钟由L到H（H到L）的转换时刻接受输入，则称这种触发器是上升沿（下降沿）触发的。其中D触发器是最常用的触发器之一。对于上升沿触发D触发器来说，其输出Q只在CLOCK由L到H的转换时刻才会跟随输入D的状

15、态而变化，其他时候输出则维持不变，图3为上升沿触发D触发器的时序图。 图3 上升沿触发D触发器的时序图2.4第一种设计方案传统的边沿D触发器电路已为大家熟知，在此基础上，用CMOS传输门（TG）和CMOS非门(G)设计；由此该电路的整体构造如图4所示，仿真如图5所示。图4 方案一D触发器原理图图5 方案一D触发器仿真传输门TG1，TG2和“非”门G1，G2，G5组成主触发器；TG3，TG4和G3，G4组成从触发器。TG1和TG3分别作为主触发器和从触发器的输入控制门。C 和/C是互为反量的时钟脉冲，在它们作用下TG1，TG3和TG2，TG4不会同时开通和关断，以保证主触发器和从触发器一开一闭。

16、值得注意的是，虽然本例CMOS D触发器结构上是主从形式，但其触发方式却是边沿型，而非主从型。 （1）当C =0时:TG1开通而TG2关断，D输入信号送入主触发器，使Q'=D 。同时，TG3关断而TG4开通，从触发器与主触发器之间的联系被TG3切断，从触发器保持原状态不变。（2）当CP的上升沿到达：TG1截止,TG3导通,切断了D信号的输入,由于G1的输入电容存储效应,G1输入端电压不会立即消失,于是Q、Q在TG1截止前的状态被保存下来;同时由于TG3导通、TG4截止,主触发器的状态通过TG3和G3送到了输出端,使Q=Q=D(CP上升沿到达时D的状态),而Q=Q=D。在CP=1,CP=

17、0期间,Q=Q=D,Q=Q=D的状态一直不会改变。可见,这种触发器的动作特点是输出端的状态转换发生在CP的上升沿,而且触发器所保持的状态仅仅取决于CP上升沿到达时的输入状态。若将四个传输门的控制信号CP和CP极性都换成相反的状态,则CP下降沿为有效沿,而上升沿为无效沿。2.5第二种设计方案设计图如图6，电路由两个传输门和三个非门组成。 图6 方案二D触发器原理图当cp低电平时，TG1导通、TG2截止，D信号经过传输门输入，Q=D，电路输出Q跟随D信号变化。当cp上升沿时，TG1截止、TG2导通，D信号不能传输，D信号的改变对输出不会产生影响，输出端的两个非门首尾相连，保持上升沿时刻的状态不变。

18、此方案由手动开启和关闭传输门来体现D触发器的特性。2.6两种设计方案比较方案1：1.传输时间较短：信号经过电路时，需要通过三个非门和三个传输门即可输出。传输时间大概为60ns。2.功耗较小：组成电路的元器件都为CMOS元器件，功耗小。3.抗干扰能力强：传输门只于上升沿到来前后几十纳秒内处于开启状态，其他时间都处于关闭状态，此时信号无法输入，因此抗干扰能力强。4.电子元器件较多，成本略高：一个触发器需要9个原件，其中包括4个传输门以及5个非门。所以成本略高。方案2：1元件数量少：整个电路只需要5个元件，包括两个传输门以及三个非。2传输时间短：信号经过电路时，只需要通过三个非门和一个传输门即可。3

19、功耗小：组成电路的元器件都为CMOS元器件，功耗小。4抗干扰能力不强：在时钟上升沿到来之前，传输门一直处于开启状态。如果在时钟上升沿到来前，信号发生了突变，则导致输出了错误的信号，所以抗干扰能力有待提高。三、置位、复位电路触发器是时序电路的基本元件，从应用的角度看，要求它具有接受预置信号的作用，即需要设置能接受预置信号的直接预置端。在这里，设计要求是高电平复位，即加上一个复位信号（正脉冲），电路会自动清零，即输出Q=0。当复位信号消失时，电路能够恢复正常工作。如图7所示是加上置位、复位电路的边沿D触发器电路图。图7 带置位、复位的D触发器它是由两个基本触发器级联构成主从结构形式。主触发器是由传

20、输门TG1,TG2和或非门G1,G2构成。从触发器是由传输门TG3，TG4和门G3,G4构成。图中RD，SD为异步置0，置1输入端。如图中虚线所示。当RD=1，SD=0时，实现异步置0；当RD=0，SD=1地，实现异步置1，RD，SD信号高电平有效。当CP=0，=1时，TG1导通，TG2关断主触发器接收输入信号D。所以CP=0的时间为主触发器状态转换。而这时TG3关断，TG4导通，主从触发器断开，从触发器保持原状态不变。以上是准备阶段。当CP由0跳变到1时，由1跳变到0，由于CP=1，=0，传输门TG1关断，TG2导通，D信号加不进来，而或非门G1和G3形成交叉耦合，保持CP前沿时刻所接收的D

21、信号，且在CP=1期间主触发器状态一直保持不变。与此同时，传输门TG3导通，TG4关断，从触发器和主触发器连通，接收主触发器这一时刻的状态，使Q= ，= ；输出Q= =D；= = 。这一时刻为触发器状态转换。由上分析可见， D触发器的状态转换是发生在CP上升沿(前沿)到达时刻，且接收这一时刻的输入D信号，因此特征方程为：SD，RD异步置1置0均使主触发器和从触发器同时异步置1置0。和输入D信号及CP都无关。四、特征方程，特征表，激励表与状态图4.1特征方程和特征表：触发器的功能特性可以采用特征方程对它进行形式描述，该方程将触发器的下一状态定义为触发器当前状态和输入状态的函数。其定义为：以逻辑函

22、数的形式来描述次态与现态及输入信号之间的关系的方程1。特征方程并不描述器件的定时特征详情，只是给出器件对控制输入的功能响应情况，这种简化在状态机分析中极其重要。D触发器的特征方程为： Q*=D表2为D触发器的特征表，可以由特征方程给出。 表2 D触发器特征表CPDQn+1上升沿00上升沿114.2激励表:表3为D触发器的激励表，激励信号为当前和输入的函数。由特征方程和激励表可以得到转移方程。如果触发器当前稳定状态是Qn=0，触发器转移至下一个状态（次态）Qn+1=1，则在输入信号为1；如果触发器维持在0，则输入信号为0；如果触发器的当前稳定状态是Qn=1，触发器转移至下一状态（次态）Qn+1=

23、0，则在输入信号为0；如果触发器维持在1，则输入信号为1。表3 D触发器激励表QnQn+1D0000111001114.3状态图：图8 D触发器状态图如图8，如果触发器当前稳定状态是Qn=0，则在输入信号为1的条件下，触发器转移至下一个状态（次态）Qn+1=1；如果输入信号为0，则触发器维持在0；如果触发器的当前稳定状态是Qn=1，则在输入信号为0的作用下，触发器转移至下一状态（次态）Qn+1=0；如果输入信号为1，则触发器维持在1。这与表3所描述的功能是一致的。上述触发器逻辑功能的几种描述方法，其本质是相通的，可以互相转换。在分析包含触发器的逻辑电路时，必须熟练地运用状态转移真值表、状态方程

24、及状态转移图。而在设计包含有触发器的逻辑电路（时序逻辑电路）时，必须运用触发器的激励表。五、激励信号D的保持时间和时钟CP的最大频率5.1平均传输延迟时间平均传输延迟时间是表示门电路开关速度的参数，它是指门电路在输入脉冲波形的作用下，输出波形相对于输入波形延迟了多少时间。传输延迟时间如图9所示。图9 传输延迟时间导通延迟时间tPHL是指输入波形上升沿的50%幅值处到输出波形下降沿50% 幅值处所需要的时间。截止延迟时间tPLH是指从输入波形下降沿50% 幅值处到输出波形上升沿50% 幅值处所需要的时间，通常tPLH>tPHL。两者的平均值称为平均传输延迟时间tpd，即tpd=tPHL+t

25、PLH2。tpd越小，电路的开关速度越高2。5.2建立时间和保持时间 图10 建立时间和保持时间信号经过传输线到达接收端之后，就牵涉到建立时间和保持时间这两个时序参数。如图10。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间Setup time.如不满足Setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器3。保持时间是指触发器的时钟信号上升沿到来以后，数据也必须保持一段时间，数据保持不变以便能够稳定读取（信号在器件内部通过连线和逻辑单元时，都有一定的延时

26、。延时的大小与连线的长短和逻辑单元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影响。信号的高低电平转换也需要一定的过渡时间。）。如果hold time不够，数据便不能被有效读取并转换为输出。如果数据信号在时钟边沿触发前后持续的时间分别超过建立时间和保持时间，那么这部分超过的分量分别称为建立时间裕量和保持时间裕量。这个CMOS D触发器是上升沿触发器，根据CMOS管特性可得，上图中所示四个传输门具有传输延迟t1，五个非门也具有延迟t2，传输门控制端在导通和截止转换时会存在延迟t3。但是其实传输门的的延时很小只有纳秒，而非门却有几十纳秒因此，t1t3几乎可以忽略不计。所以，输入信号D

27、只有在CP跳变之前的时间里准备好,触发器才能将数据锁存到Q输出端口，因此建立时间等于t1+t2。在CP跳变为0之后的一段时间内，D信号不能发生变化，也就是所说的要保证信号的保持时间，大小应该是传输门的截止导通时间t3。因此D的建立时间应该为（非门延时）。5.3 CP时钟周期低电平时间应该D的建立时间+两个非门延时（传输门忽略不计），才能保证D顺利到达G1和G2之间为。高电平时间应该为从触发器的两个非门延时。（传输门忽略不计）因此如果时钟周期是占空比为50%的方波，那么最大频率应该为；若为占空比任意的方波，则最大频率应该为。六、设计的D触发器转换成JK触发器和T触发器6.1 D触发器转换成JK触

28、发器JK触发器是数字电路触发器中的一种电路单元。JK触发器具有置0、置1、保持和翻转功能，在各类集成触发器中，JK触发器的功能最为齐全。在实际应用中，它不仅有很强的通用性，而且能灵活地转换其他类型的触发器。其功能行为如图11。图11 JK触发器功能行为D触发器的状态方程是：Q*=D；JK触发器的状态方程是：Q*=JQ'+K'Q。让两式相等可得：D=JQ'+K'Q。用门电路实现上述函数即可转换成为JK触发器，如图12。新构成的JK触发器与原D触发器时钟边沿一致，都是时钟CP上升沿触发。 图12 D触发器转换JK触发器电路图加入置位、复位后，电路如图13所示 图13

29、 带置位、复位的JK触发器6.2 D触发器转成T触发器在数字电路中，凡在CP时钟脉冲控制下，根据输入信号T取值的不同，具有保持和翻转功能的电路，即当T=0时能保持状态不变，T=1时一定翻转的电路，都称为T触发器。T触发器在每一个时钟脉冲的有效边沿都会改变状态。其功能行为如图14。图14 T触发器功能行为T触发器的状态方程是：Q*=TQ'+T'Q。用门电路实现上述函数即可转换成为T触发器。如图15。 图15 D触发器转换称T触发器电路图 加上置位、复位端之后的电路图如图16。图16 带置位、复位的T触发器七 、CMOS D触发器在CP边沿的工作特性研究对时钟脉冲(简称CP)边沿时

30、间的要求，是触发器品质评价的重要指标之一。触发器只有在CP边沿陡峭(短的边沿时间)的条件下工作，才能保证其可靠性。文中的CMOS电路的基本触发单元是由传输门和或非门组成的主从结构，输入的数据由传输门引导，因此，对时钟脉冲的上升时间和下降时间就有一定的要求。但上述分析中对CMOS触发器在CP边沿的工作模式没有进行深人研究。一下就对CMOS触发器在CP边沿的工作特性进行研究。图4中CP =0，CP=1时，TG3断开，TG4导通。若Q=1，Q=0，则表示反相器G1中的PMOS管导通，而NMOS管截止；反相器G4中的PMOS管截止，NMOS管导通。采用MOS管的开关等效电路，则主、从触发器之间的等效电

31、路如图17所示。图中和Ron(P)是G1中PMOS管的导通电阻，Ron(N)是G4中NMOS管的导通电阻，a、b点分别为G2、G3的输入端，C2、C3是其输入电容，RTG3、RTG4是传输门TG3、TG4的导通电阻，开关K1、k4则表示其工作状态。图17 CP=0时主从触发器的等效电路图18 CP=1时主从触发器的等效电路 触发器最简单的版图布局结构选取所有器件有相同的宽长比WL，所以Ron(P)Ron(N)RTG3RTG4=R，C2C3=C，在CP上升沿传输门共同导通时间阶段tonr内，主、从触发器间的等效电路如图18所示。这是一个含有两个同类储能元件的二阶电路，固有频率只可能是两个不相等的

32、负实根，电路的响应是欠阻尼的，利用拉普拉斯变换，可以求得a、b两点电压分别为： （1） （2）式中T=RC是反相器G1G4中MOS管的导通电阻与输入电容的乘积。图19 CP上升沿tonr期间Ua、Ub波形可以画出ua(t)和ub(t)的波形如图19所示。式(1)和图19(a)表明，在tonr期间，门G2的输入电压大于阈值电压，从而通过G2的输出保证G1中PMOS管导通。式(2)和图19(b)表明，G3的输入电压将趋向阈值电压0.5VDD，一旦该电压进入阈值电压附近的转换区范围内，则G3被偏置在放大工作状态，对输入信号起放大作用。目前生产的CD4000系列和74HC系列的CMOS电路都采用带缓冲

33、级的结构，线性增益很高，干扰信号或电路内部的噪声扰动会被放大并经G4又反馈到G3输入端，形成强烈的正反馈过程。因而出现了图2中的异变现象，直到CP继续上升，传输门的共同导通时间结束，TG4截止(图18中K4断开)时为止。在CP下降沿的工作特性是在CP=1，CP=0时，TG3导通，TG4截止，主、从触发器之间工作的等效电路如图19所示。这时G4的输出总是等于G3的输入，即截止的传输门TG4输出端与输入端之间的信号相等。所以在CP下降沿，传输门TG4开始导通(20图中K4闭合)时，会使G3的输出锁定，而TG3的继续导通对输出不产生影响。这就是说，在CP下降沿，传输门的共同导通状态不会引起触发器输出状态的异常变化。CP=1时主从触发器的等效电路要使触发器在CP上升沿不出现异变现象，则要求G3的输入电压ub