北邮考研计算机组成原理专业课试卷5

1、研究生入学试卷五一填空题（每小题3 分，共 18 分）.cache 是一种 a._存储器，是为了解决cpu 和主存间速度不匹配而采用的一项重要的硬件技术。现发展为b._体系； c._分设体系。.串联堆栈与存储器堆栈的区别是，前者一般不需要a._，操作时堆栈的顶部保持不动，数据则b._，而后者采用c._的方法。.cpu 从 a._取出一条指令并执行这条指令的时间和称为指令周期，由于各种指令的操作功能不同，各种指令的指令周期是b._，但在流水cpu 中要求做 到 c._。.当代 流行的 标准总线内 部 结构包含 数据 传送总线 ，a._总线 ，b._总线 ，c._线。.每一种 外 设都是在 自己

2、的 a._控制下进 行 工作，而 a 则 通过 b._和 c._相连 ，并受 c 控制 。.scsi 是 a._i/o 接口 ，ieee1394 是 b._i/o 接口 ，它们 是两个最具权威 和发展前景的 c._技术。二（11 分）设 有浮点 数 x=2-50.0110011,y=23 (-0.1110010),阶码 用位移码表示 ，尾 数（含符号位 ）用 位补码表示。求 xy浮。要求用 补码完成尾 数乘法运算 ，运算结果尾数仍 保留位 （含符号位 ） ，并用 尾数之后的 位值处理舍入操作。三（10 分） 余 3 码是 8421 有权码基础上加（0011）后 所得 的编码 （无权码 ） 。余

3、 3 码编码的 十进制加 法规 则如下： 两个十进制 一位数的 余 3 码相加 ，如结果无进位，则从和数中 减去 3（加上 1101） ；如结果有进位 ，则和数中 加上 3（ 加 0011） ，即得 和数的 余 3 码。请设 计余 3 码编码 的十进制加 法器 单元电路 。四（10 分） 有 一个 16k16 位的存储器，由1k4 位的 dram 芯片构成 （ 芯片 是 6464 结构 ） 。问：(1)共需要 多少 ram 芯片 ？(2)画出存储体的 组成框图 。(3)采用 异步刷新 方式，如单元 刷新 间隔不超过 ms，则 刷新信 号周期是 多少？五（10 分） 某 16 位机器所使用的指令

4、 格式 和寻址 方式如下所示 ， 该机 有两个 20 位基 址寄存器， 四个 16 位变址寄 存器，十六个 16 位通 用寄存器。指令 汇编格式 中的 s(源)， d( 目标)都是通用寄存器， m 是主存的一 个单元 ，三种指令的操作码分别是 mov(op) = （a）h , sta(op)=(1b)h, lda(op)=(3c)h。 mov 是传送 指令， sta 为写数指令， lda 为读数指令。15 10 9 8 7 4 3 0 op 目标源mov s, d 15 10 9 8 7 4 3 0 op 基址源变址位移量sta s, m 15 10 9 8 7 4 3 0 op 目标20 位

5、 地 址lda s, m 要求（ 1）分 析三 种指令的指令 格式 和寻址 方式特 点（2）处理 机完成 哪一种操作 所花时间 最短？那 一种 最 长？第二 种指令的执行时间有 时会等 于第三 种指令的执行时间吗？（3）下列情况 下每个十 六进制 指令 字分别 代表 什么 操作 ？其 中有编码 不正确 时， 如 何改正才 能成为合法指令 ？ (f0f1)h (3cd2)h (2856)h (6fd6)h (1c2)h六（11 分）如图 a5.1 所示 的处理 机逻辑框图 中，有两 条独立 的总线 和两个 独立 的存储器。已知 指令存储器im 最大容量 为 16384 字（字长 位 ） ， 数据

6、存储器dm 最大容量 为 65536字（ 字长 位） 。各 寄存器 均有“打 入”(rin) 和“送出” (rout)控制 命令，但 图 中未标出。(1)指出 下列 个寄存器的 位数。程序 计数器 pc，指令 寄存器 ir，累加器 ac0 和 ac1，通用寄存器 r0 r7,指令存储器 地址寄 存器 iar, 指令存储器数据寄存器 idr ，数据存储器 地址寄 存器 dar ，数据存储器数据 寄存器 ddr (2) 设 机器指令 格式 为17 13 12 0 op x 加法指令 可写 为“add x(ri)” ,其功能是 (ac0) + (ri) + x) ac1,其 中(ri) + x) 部

7、分 通过寻址 方式指向数据存储器dm 。 现取 ri为 r1。 画出 add 指令的指令周期流程图 ， 写明“ 数据通路 ”和相应的 微操作 控制 信号 。图 a5.1 七（10 分） 试推导磁盘 存储器 读写 一块信 息 所需总时间的 公 式。八（10 分） 图 a5.2 是分 布式仲裁 器的 逻辑 结构 图，请 对此 图分析说 明。仲裁ab7总abi线ab0竞争w7wiw0cn7cnicn0 cn7cnicn0 设备竞争 号设备竞争 号接其他设备图 a5.2九（ 10 分）某时序 产生 器的主要 逻辑 电路如 图 a5.3 所示 ，为脉冲 时钟 源输出的方 波脉冲（ 频率 为 10mhz

8、） ， c1c4为 d 触发器， t1 t4为四个输出的 节拍脉冲 。（1）试画 出 c4 ，c1 ， c2 ， c3各触发器 q 端波形 和 t1t4的波形 （要求 两个 cpu 周期，并 说明脉冲宽 度） 。（2）如果 要 产生 t1 t5 五个等 间隔的节拍脉冲 ，问电路如 何改 进？t4 t1t2t3q q q q q qc1c2c3d d d +5v 10mhz q q c4d 图 a5.32 3 时钟脉冲 源研究生入学试卷五答案一 填空题1.a.高速缓冲b.多级 cache c.指令 cache和数据 cache2.a.堆栈指 示器b.相对于堆栈 上下移 动c.堆栈顶部 相对 数据

9、 进行移动3.a.存储器b.不相同的c.一致4.a.仲裁b.中断和同 步c.公用5.a.设备控制 器b 适配器c.主 机6.a.并行b.串行c.标准接口二解：移码 采用 双符号位 ，尾数补码 采用 单符号位 ，则 有 mx补=0.0110011,my补=1.0001110,ey补=11 011,ey补=00 011,ex补=00 011, (1) 求阶码 和 ex+ey移=ex移+ey补=00 011 + 00 011 = 00 110, 值为移码 形式 -2 （2） 尾数乘法运算 可采用 补码 阵列 乘法器 实现， 即有 mx补my补= 0.0110011补1.0001110补 = 1.00

10、11001,10010010补（3） 规格 化处理乘积的 尾数符号位 与最 高数值位符号相 反，已是规格化的数， 不需要 左规，阶码仍为 00110。（4） 舍入处理尾数为 负数， 且是双倍 字长 的乘 积， 按 舍入规 则， 尾数低位部分的前4 位为 1001，应作 “入” ， 故尾数为 1.0011010 。最 终相乘结果 为 x y浮= 00 110, 1.0011010;其真值为 x y= 2-2(-0.1100110) 三解：设余三 码编码 的两个运算 数为 xi和 yi，第一次用二进制加 法求和 运算 的和数为si， 进位 为 ci+1； 校正后所得 的余 三码和数为 si， 进位

11、 为 ci+1，则 有：xi=xi3xi2xi1xi0yi=yi3yi2yi1yi0 si =si3si2si1si0 当 ci+1=1 时， si=si+0011 并产生 ci+1当 ci+1=0 时， si=si+1101 根据 以上分析，可画 出余三码编码 的十进制加 法器 单元电路如 图 a5.3 所示 。si3 si2si1 si0ci+1 十进 校正cnsi3 si2 si1 +3v si0ci+1二进加 法xi3yi3 xi2yi2 xi1yi1xi0 yi0 fa fa fa fa fa fa fa fa 图 a5.3 四存储器的 总容量 为 16k16 位 =256k 位，所

12、以 用 ram 芯片 为 4k 位， 故芯片总 数为256k 位/4k 位 = 64 片 。（2）由于存储 单元 数为 16k， 故地址长 度为 14 位（设 a13a0 ） 。 芯片单元 数为 1k 则占用 地址长 度为 10 位（a9a0 ） 。每一 组 16 位（4 片） ，共 16 组，组与组间译 码采用 4：16 译码。 组成框图 如图 a5.4 所示 。a9a0 cs15cs1cs0cs15 cs2 cs1 cs01k4 1k4 1k4 4:16 译码器4 4 4 a13 a12a11 a10图 a5.4 (3) 采用 异步刷 方式 ，在 2ms 时间 内分散地把芯片 64 行刷新

13、 一遍， 故刷新信 号的时间间隔 为 2ms/64 = 31.25 s，即 可取刷新信 号周期为 30 s 五解:（1)第一种指令是 单字长二地址 指令， rr 型；第二 种指令是 双字长二地址 指令 rs 型， 其中 s 采用 基址寻址 或 变址寻址 ，r 由源寄 存器决 定 ；第三 种也是双 字二地址 指令，rs 型，其中 r 由目标寄存器决 定，s 由 20 位地址 (直接寻址 )决定。（ 2）处理 器完成 第一种指令 所花的时间 最短，因为是 rr 型指令，不需要 访问存储器。第二 种指令 所花的时间 最长，因为是 rs 型指令， 需要 访问存储器， 同时要 进行寻址 方式 的变换运算

14、（基址 或变址 ） ，这 也要时间。 第二 种指令的执行时间不会等 于第三 种指令， 因 为第三 种指令 虽也访 问存储器，但 节省 了求 有效地址 运算 的时间 开销 。（3）根据已知 条件 ：mov(op) = 0010101 sta(op) = 011011 lda(op) = 111100 ，将 指令的 十六进制 格式 转换 成二进制代码 且比较 后可知 ：（f0f1）h(3cd2)h指令 代表 lda 指令， 编码 正确 ， 其含义是把主存（13cd2 ）h地址 单元 的内 容取至 15 号寄存器。（2856）h代表 mov 指令， 编码 正确 ，含义是把 6 号源寄 存器的 内 容

15、传送 至 5 号 目标寄存器。 (6fd6)h是单字长 指令，一 定是 mov 指令，但 编码 错误 ，可改正 为(28d6)h （1c2）h是编码 错误 ，可改正 为（ 28c2）h, 代表 mov 指令。六解： (1)pc = 14 位ir = 18 位ac0 = ac1 = 16 位r0r3 = 16 位lar = 14 位idr = 18 位dar = 16 位ddr = 16 位(2) 加法指令 “ add x(ri)”是一条 隐 含指令， 其中一 个操作数 来自 ac0.另一个操作数在 dm中， 其地址 由通用寄 存器的 内容（ri ）加上 指令 格式 中的 x量值决定 。其指令周

16、期流 程图画于图 a5.5 中， 相应的微程序 控制符号标 在 框图 外面。d15-d0 pcout ,iarin取指读 im,idrinidrout ,irin r1out ,xout,+ ,ac1inac1out,darin执行读 dm,ddrinac0out(bus1),+ ddrout (bus2), ac1in图 a5.5七。解： 设读写 一块信 息所需总 时间为 t，平均找道 时间为 ts，平均等 待时间为 te，读写一块信 息的传输时间为，则t = ts+ te + tm假设磁盘 以每秒 r 转速率旋转 ，每条 磁道容量 为 n 个字 ， 则数据 传输率= rn 个字 /秒，又假

17、 设每 块 的字数为 n, 因而一 旦 读写 定位在该块 始端 ，就能在 tm(n/rn) 秒的时间中 传 输完毕 。te是磁盘 旋转 半周的时间， te = (1/2r) 秒。由 此可得：t = ts + (1/2r) + (n/rn) ( 秒)八解：所有 参与 本次竞争 的各主设 备将 其竞争 号 cn 取反后打到 ab 线上 ，以实 现“线或”逻辑 。ab 线上 低电平表示 至少有一个主设 备的 cni 为 1；ab 线上 高电平表示所有 主设备的 cni 为 0。竞争 时 cn 与 ab 逐 位比较 ，从 最高 位（b7）至最低位（b0）以一维菊 花 链方式进行。只有上 一位 竞争 得

18、胜者 wi+1位为 1， 且 cni=1，或 cni=0 并 abi 为高电平时， 才使 wi位为1。但 wi=0 时， 将一直 向下传 递，使其 竞争 号后面的 低位不能 送上 ab 线。竞争 不过的设 备自 动撤除 其竞争 号 。在竞争 期间，由于w 位 输入的作用，各设 备在其内部的 cn 线上 保留其竞争 号并不 破坏 ab 线上 的信息。由于 参加竞争 的各设 备速度不一 致，这 个比较 过 程反复（自动） 进行， 才有最 后稳定的结果 。竞争 期的时间要 足够 ，保 证最慢 的设 备也 能参与 竞争 。九解： （1）图 a5.3 中的主要 电路 是一 个环形脉冲 发生器， 它采用 循环 移位 寄 存器 形式。当清零 信号 clr 使 触发器 c4置“1”时， 门 3 打开，第一个正脉冲 通过 门 3 使触发器 c1c3清“0” 。第一个正脉冲 下降沿 使 c4由 1 变 0，第二 个 正脉冲 上升沿 使 c1c3变为 100，第三、第四 个 正脉冲 上升沿 使 c1c3变为 110、111，如图 a5.6 所示 。c3变 1 时， 其状态 反映到 c4的 d 端，第四 个正脉冲 后沿时 c4置 1，门 3 复又 打开，第五个正脉冲 通过 门 3 又将 c1c3