数电第5章习题解答张克农版

1、5章课后习题解答5.1 一同步时序电路如图题5.1所示，设各触发器的起始状态均为0态。(1) 作出电路的状态转换表；(2) 画出电路的状态图；(3) 画出CP作用下各Q的波形图；(4) 说明电路的逻辑功能。图题5.1表解 5.1CP 012345670 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 0解 (1) 状态转换表见表解 5.1。(2) 状态转换图如图解5.1(1)。(3) 波形图见图解5.1(2)。(4) 由状态转换图可看出该电路为同步8进制加法计数器。000001010011

2、111110101100(1) (2)图解 5.15.2 由JK FF构成的电路如图题5.2所示。(1) 若Q2Q1Q0作为码组输出，该电路实现何种功能?(2) 若仅由Q2输出，它又为何种功能?图题5.2解 (1) 由图可见，电路由三个主从JK触发器构成。各触发器的J，K均固定接1，且为异步连接，故均实现T触发器功能，即二进制计数，故三个触发器一起构成8进制计数。当Q2Q1Q0作为码组输出时，该电路实现异步8进制计数功能。(2) 若仅由Q2端输出，则它实现8分频功能。5.3 试分析图题5.3所示电路的逻辑功能。图题5.3解 (1) 驱动程式和时钟方程，；，；(2) 将驱动方程代入特性方程得状态

3、方程 (3) 根据状态方程列出状态转换真值表图解5.3表解5.3CP2 CP1 CP00 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 1 10 0 00 0 11 1 00 0 00 0 00 1 00 1 0¯ ¯ ¯¯ ¯¯ ¯ ¯¯ ¯¯ ¯¯ ¯¯ ¯¯ ¯001 (4) 作状态转换图(5) 逻辑功能：由状态转换图可见该电路为异步5进制计数器。5.4试求图题5.4所示时序电

4、路的状态转换真值表和状态转换图，并分别说明X = 0及X = 1时电路的逻辑功能。图题5.4解 (1) 写驱动方程和输出方程 ， ， (2) 求状态方程 (3) 画次态卡诺图求状态转换真值表图解 5.4(1)(4) 作状态转换图如图解5.4(2)所示。(5) 功能：当X=0时，实现返回初态；当X=1时，实现三进制计数功能。图解 5.4(2)表解5.4 X 0 100011011 00/0 01/0 00/0 11/0 10/1 11/1 00/1 00/1 1/10/1115.5 试分析图题5.5所示的异步时序电路。要求：(1) 画出M = 1，N = 0时的状态图；(2) 画出M = 0，N

5、 = 1时的状态图；(3) 说明该电路的逻辑功能。图题5.5NMCPQ2Q11 解 (1) 见图解5.5(1)。图解5.5（1） 图解5.5（2）(2) 见图解5.5(2)。（3）电路的逻辑功能：可逆的八进制计数器，M、N分别为加、减法运算控制端。图题5.65.6. 已知图题5.6是一个串行奇校验器。开始时，首先由信号使触发器置“0”。此后，由X串行地输入要校验的n位二进制数。当输入完毕后，便可根据触发器的状态确定该n位二进制数中“1”的个数是否为奇数。试举例说明其工作原理，并画出波形图。解 写出电路的状态方程为，。由于电路的初始状态为0，由状态方程可知，当输入X中有奇数个“1”时，输出Q为1

6、。波形图略。5.7 已知图题5.7是一个二进制序列检测器，它能根据输出Z的值判别输入X是否为所需的二进制序列。该二进制序列在CP脉冲同步下输入触发器D1 D2 D3 D4的。设其初态为1001，并假定Z=0为识别标志，试确定该检测器所能检测的二进制序列。图题5.75.8用JK触发器设计一串行序列检测器，当检测到110序列时，电路输出为1。解 (1) 画原始状态转换图 确定原始状态数及其意义输入序列X：0 1 1 0 0输出相应Y：0 0 0 1 0 状 态：S0 S1 S2 S3 S0 画原始状态图如图解5.8(1)所示。(2) 状态化简，简化状态图如图解5.8(2)所示。(3) 状态编码，选

7、择FF取S0=00，S1=01，S2=11（按相邻原则选择码组）；选JKFF，n=2。图解5.8(2)表解5.8 X 0 100 0111 00/0 01/000/0 11/000/1 11/0 1/01/0(4) 列出状态转换表如表解5.8所示。(5) 求状态方程和输出方程图解 5.8(3)作次态卡诺图如图解5.8(3)。由次态卡诺图求得(6) 求驱动方程对比状态方程与特性方程可得 ， ，(7) 画逻辑图ZX“1”1JC11K1JC11KQ00CPQ1图解5.8(4)&115.9分析图题5.9所示电路，说明当开关A、B、C均断开时，电路的逻辑功能；当A、B、C分别闭合时，电路为何种功

8、能?图题5.9解 (1) 当开关A、B、C 均断开时，由于非门输入端对地所接电阻R<ROFF,相当于接逻辑“0”，则非门输出为逻辑“1”。也即各触发器的，不起作用，电路执行16进制加法计数功能。(2) 当A闭合时，由于，因而当Q3 =1，即计数器状态为1000时，复位到0，重新开始计数。故执行8进制加法计数器功能；同理，B，C分别闭合时电路为4进制和2进制加法计数器。表解5.10Z0 0 00 0 10 1 00 1 11 0 00 0 00 0 10 1 00 1 11 0 00 0 00 0 10000105.10 用JK触发器设计图题5.10所示功能的逻辑电路。图题5.10解 (1

9、) 由图可知电路可按五状态时序电路设计。设状态分别为：S0 = 000，S1 = 001，S2 = 010，S3= 011，S4 = 100。(2) 根据状态分配的结果可以列出状态转换真值表如表解5.10。(3) 画次态卡诺图求状态方程和输出方程图解 5.10 ，(4) 求驱动方程将状态方程与JK触发器的特性方程比较得 ， ， ，(5) 检查电路的自启动能力由次态卡诺图可见，当电路进入无效状态时，其相应的状态转移为：101 010，110 010，111 000，因此，该电路能够自启动。(6) 画电路图根据驱动方程和输出方程画逻辑电路图如图解 5.10所示。5.11 用JK触发器设计图题5.1

10、1所示两相脉冲发生电路。图题5.11 解 由图可见，电路的循环状态为00 10 11 01 00，因此可按同步计数器设计，用两个JK FF实现。(1) 作次态卡诺图求状态方程和输出方程 ，图解 5.11(1) ，图解 5.11(2)(2) 求驱动方程将状态方程与JK触发器的特性方程对比，可得，(3) 画逻辑电路图5.12一个同步时序电路如图题5.12所示。设触发器的初态Q1 = Q0 = 0。 (1) 画出Q0 、Q1和F相对于CP的波形；(2) 从F与CP的关系看，该电路实现何种功能？图题5.12 解 （1） 1）写方程式 驱动方程： 复位方程： 输出方程：2）求状态方程 3）求状态转换表，

11、如表5.12所示。4）画、和F相对于CP的波形，如图解5.12所示。图解5.12表5.12 0 00 1 1 0 1 10 11 1 0 0 0 0 从F与CP的关系可以看出该电路实现三分频功能。5. 13 用双向移位寄存器74194构成6位扭环计数器。 解 要构成6位扭环计数器，需两块74194级联，如图解5.13所示。图解 5.13Q0 Q1 Q2 Q3Q4 Q5 表题5.140000100011000110110110110111001100015.14 利用移位寄存器74194及必要的电路设计产生表题5.14所示脉冲序列的电路。解 (1) 作次态译码真值表即按表题5.14给出的态序表，

12、决定前一状态变化到后一状态时，移入的数据是0还是1以及是左移还是右移，按此设置DSR及DSL的状态和功能控制信号M1、M0 的状态。如表解5.14所示。(2) 化简DSR、DSL、M1、M0 表解5.14CPDSRDSLM1M0012345678000010001100011011011011011100110001110×××000×××111×××000111000111000111 ； (3) 画逻辑电路图图解5.14(1)图解 5.14(2) 5.15 用74LS293及其它必要的电路组成六十进制

13、计数器，画出电路连接图。解 74LS293为异步2-8-16进制集成计数器，需要两片级联实现60进制计数器。方法一：全局反馈清零(1) N = 60，Sn = 60D =00111100B(2) (3) 画电路连接图图解 5.15(1)方法二：局部反馈清零(1) ，(2) (3) 画电路连接图图解 5.15(2) 5.16 图题5.16为由74LS290构成的计数电路，分析它们各为几进制计数器。图题5.16解 (1) CP CP1，仅Q3Q2Q1作输出，反馈连线Sn = 011，故为3进制计数器。(2) CP CP1，Sn = 100，故为4进制计数器。(3) CP CP0，Q0 CP1，Q3

14、Q2Q1Q0输出均有效，Sn = 1001，故为9进制计数器。(4) CP CP0，Q0 CP1，Sn = 1000，故为8进制计数器。5.16A (1) 试用计数器74LS161及必要的门电路实现13进制及100进制计数器；(2) 试用计数器74LS160实现(1)中的计数器。图解 5.16A(1) 解 (1) 用反馈清零法实现13进制计数器逻辑图见图解5.16A (1)。用全局反馈清零法实现100进制计数器图解 5.16A(2)逻辑图见图解5.16A (2)。(2) 13进制计数器 逻辑图见图解5.16A (3)。图解5.16A(3) 7.13(g)100进制计数器图解 5.16A(4)因

15、为74160是10进制计数器，所以无需反馈而自然实现100进制计数器。逻辑图见图解 5.16A(4)。5.17 用计数器74193构成8分频电路，在连线图中标出输出端。解 74193为同步可逆16进制集成计数器。要得到8分频，只需从 Q2输出即可。图解 5.175.18 计数器74LS293构成电路如图题5.18所示，试分析其逻辑功能。图题5.18解 电路为全局反馈，且复位信号为异步操作。故可直接读反馈连线的反馈态：。所以，电路为136进制计数器。5.19 计数器74LS290构成电路如图题5.19所示，试分析该电路的逻辑功能。图题5.19解 由图可知，电路为全局反馈，根据反馈连接可得反馈态

16、由于74290为十进制计数器，Sn应按8421 BCD码考虑。所以，该电路为异步42进制BCD码加法计数器。5.20 计数器74161构成电路如图题5.20所示，试说明其逻辑功能。图题5.20解 由图可知，74161(1) 的CO输出控制着74161(2) 的CTP和CTT，而74161(2) 的输出CO又作为反馈控制预置信号，又CO = Q3Q2Q1Q0CTT，因此，两片计数器的满状态和预置状态即为计数器的结束和初始状态。故 所以，该电路为同步196进制计数器。5.21 试分析图题5.21所示用计数器74163构成电路的逻辑功能。图题5.21解 74163为同步式16进制集成加法计数器。电路

17、为同步级联，通过执行全局反馈清零，因74163的为同步操作方式，直接读连线可得电路的Sn-1状态，故： 所以，该电路为同步73进制加法计数器。5.22 计数器74193构成电路如图题5.22所示，试分析该电路的逻辑功能。图题5.22解 74193为异步可逆16进制计数器。图中CP送入CPD，CPU = 1配合，又，可知电路在CP脉冲作用下执行减法计数。经过8次脉冲将计数器中的预置数1000减到0000，输出低电平，使，又立即置入1000态。因此，8个CP脉冲一个计数循环。该电路为同步8进制减法计数器。5.23指出图题5.23电路中W、X、Y和Z点的频率。图题5.23解 (1) 10位环形计数器

18、为10分频，所以；(2) 4位二进制计数器为为16分频，所以；(3) 模25行波计数器为25分频，所以； (4) 4位扭环计数器为8分频，所以。5.24 设图5.5.4中各寄存器起始数据为I=1011，II=1000，III=0111，将图题5.24中的信号加在寄存器I、II、III的使能输入端。试决定在t1、t2、t3和t4时刻，各寄存器的内容。图题5.24解 t1时刻，寄存器II的数据1000送到总线，寄存器III接收，I=1011，II=1000，III=1000；t2时刻，寄存器III的数据1000送到总线，无数据接收，各寄存器数据不变；t3时刻，无数据传送，各寄存器数据不变；t4时刻

19、，寄存器I的数据1011送到总线，寄存器II、III接收，I=1011，II= III=1011。5.25时序电路如图题5.25所示，其中RA、RB和RS均为8位移位寄存器，其余电路分别为全加器和D触发器，要求：(1) 说明电路的逻辑功能；(2) 若电路工作前先清零，且两组数码A10001000，B00001110，8个CP脉冲后，RA、RB和RS中的内容为何？(3) 再来8个CP脉冲，RS中的内容如何？图题5.25解 (1) 可将电路划分为三个功能块、中都是8位移位寄存器；中全加器和D触发器。 分析各功能块电路的逻辑功能功能块：在移位脉冲CP作用下逐位将A、B两组数据分别移入RA、RB，8个

20、CP脉冲过后，可将A、B两组8位二进制数据存入移位寄存器。功能块：由移位寄存器RA和RB提供的加数和被加数的最低位先输入全加器的Ai和Bi，经过全加器相加后产生和输出S0和进位输出C0。来一个CP脉冲后，一方面将RA和RB中的次低位数送入Ai和Bi输入，并将最低位相加之和移入RS中，另一方面又将最低位相加产生的进位通过D FF输入全加器的CI端，和次低位加数被加数一起决定相加之和及进位输出，再来CP时又重复前述过程。这样，经过8个CP后，A、B两组数通过移位寄存器RA、RB逐位送入全加器相加。全加器和D触发器实现两数串行加法运算。功能块：移位寄存器RS保存8位全加和。 分析总体逻辑功能电路总体

21、实现两组8位二进制数串行加法功能。(2) 8个CP脉冲过后，RAA10001000，RBB00001110，RS00000000。(3) RSAB100101105.26 图题5.26中，74154是4-16线译码器。试画出CP及S0、S1、S2、S3、S4、S5、S6和S7各输出端的波形图。图题5.26解 由图可见，74194构成扭环形计数器，CP到来前先清零。因此，74194从0000开始，在方式控制信号及CP脉冲作用下，执行右移操作，由于，可得计数态序表如表解5.26所示；74194输出作为4/16线译码器的输出，译码器输出低有效，经非门后S0 S7高有效，波形图见图解5.26所示。表解

22、5.26CP012345678000010001100111011110111001100010000图解5.265.27 试用计数器74290设计一个5421编码的六进制计数器。解 当74290的CP1接CP脉冲，而将CP0接Q2时，电路执行5421 BCD码。5421编码如表解7.23所示。具体设计如下(1)，(2) 表解5.27CP0123456789 0000 0001 0010 0011 0100 1000 1001 1010 1011 1100(3) 画逻辑图如图解5.27所示。图解 5.27Q3Q0Q1Q2Q0 Q1 Q2 Q3Q0 Q1 Q2 Q3Q0 Q1 Q2 Q3R9(1

23、)R9(2)R0(1)R0(2) CP1 CP0 74290Q0Q1Q2Q3CP5.28电路如图题5.28所示图题5.28（1）画出电路的状态图；（2）说明电路的逻辑功能。解 (1) 由图可见，当计数器状态为0101时，复位条件满足，计数器复位到0000，完成一次计数循环。状态转换图见图解5.28。图解5.28(2) 由状态图可见，该电路为异步五进制加法计数器。5.29 电路如图题5.29所示，要求(1) 列出电路的状态迁移关系(设初始状态为0110)；(2) 写出F的输出序列。表解5.29CPDiF0123456780 1 1 0 0 0 1 11 0 0 11 1 0 00 1 1 00 0 1 11 0 0 11 1 0 00 1 1 01 1 01 0 00 0 1