本科数电实验课程教案完整版(改)

1、40P湖南工学院教案用纸实验一 基本门电路的逻辑功能测试一. 实验目的(1) 熟悉各种基本逻辑门电路的逻辑符号和逻辑功能。(2) 掌握集成门电路器件的使用及逻辑功能测试方法。(3) 熟悉数字电路实验台的结构、基本功能和使用方法。二 实验设备与器材实验所用设备与器材见表1.1。 表1.1 实验1.1的设备与器材序号名称型号与规格数量备注1通用电学实验台JD-20001台内含0-30V可调直流稳压电源2示波器CA8120A/COS50203数字万用表1个4双列直插式集成电路插座1组5逻辑电平开关1组6LED发光二极管显示器1组7四2输入与非门74LS002个8 双四输入与非门74LS201个9四2

2、输入异或门74LS861个10连接导线若干三. 实验电路与说明集成逻辑门电路是最简单和最基本的数字集成元件。任何复杂的组合电路和时序电路都可用逻辑门通过适当的组合连接而成。基本逻辑运算有与、或、非运算，相应的基本逻辑门有与、或、非门。目前已有门类齐全的集成门电路，如与非门、或非门、异或门等。虽然大、中规模集成电路相继问世，但要组成某一个系统时，仍少不了各种门电路。TTL集成电路由于工作速度快、输出幅度大、种类多、不易损坏等特点而使用较广。如图6.1所示为TTL基本逻辑门电路的逻辑符号图。CMOS集成电路功耗低，输出幅度大，扇出能力强，电源范围较宽，应用也很广泛。四. 实验内容与步骤（1）芯片管

3、脚的识别 74LS00、74LS20、74LS86芯片管脚排列如图1.1所示，其电源和地一般在芯片的两端，对于14管脚的集成芯片，7脚为电源地，14脚为电源正，其余管脚为输入和输出。. （a）74LS00 与非门 (b) 74LS20与非门 (c) 74LS86异或门 图1.1 74LS00、74LS20、74LS86芯片管脚排列 管脚识别方法是：将集成块正面（有字的一面）对准使用者，以左边凹口或小标志点“· ”为起始脚，从下往上按逆时针方向向前数1、2、3、···、n脚。使用时，查找IC手册即可知各管脚的功能。（2）74LS00与非门逻辑功能的测试 将

4、74LS00集成芯片插入IC空插座中，管脚排列见图1.1（a），输入端接逻辑电平开关，输出端接LED发光二极管显示器，管脚14接+5V电源，管脚7接地，按表1.2输入要求测试,将实验结果填入表1.2输出列中。 表1.2 74LS00与非门逻辑功能的测试结果输入输出A BQ(电平)Q(电压)0 00 11 0 1 1 （3）74LS20与非门逻辑功能的测试按表1.3输入要求测试并将实验结果填入表1.3输出列中。表1.3 74LS20与非门逻辑功能的测试结果输入输出A B C DQ(电平)Q(电压)1 1 1 10 1 1 11 0 1 11 1 0 11 1 1 0 （4）74LS86异或门逻辑

5、功能的测试按表1.4要求测试将实验结果填入表1.4中。 表1.4 74LS86异或门逻辑功能的测试结果输入输出A BQ(电平)Q(电压)0 00 11 0 1 1 （5）分析、测试用与非门74LS00组成的半加器的逻辑功能 逻辑表达式： 实验电路如图1.3所示，用逻辑功能正常的与非门组成半加器电路。 图1.3与非门组成的半加器电路图 图1.4异或门、与非门组成的半加器电路 实测半加器真值表半加器逻辑功能的测试结果填入表1.5中。 表1.5 半加器逻辑功能的测试结果输 入输出S输出CAB电平电压电平电压00011011（6）分析、测试用异或门74LS86和与非门74LS00组成的半加器逻辑功能实

6、验电路如图1.4所示，实测真值表同表1.5。五 实验总结与分析1、完成实验内容,记录实验数据。2、对实验结果进行分析,判断是否符合要求。3、总结归纳本次实验用到的知识点。4、按要求写出验证性实验报告。六 实验思考题l、与非门什么情况下输出高电平?什么情况下输出低电平?与非门不用的输入端应如何处理? 2、如果与非门的一个输入端接连续时钟脉冲，那么：(1)其余输入端是什么状态时，允许脉冲通过?脉冲通过时，输出端波形与输入端波形有何差别?(2)其余输入端是什么状态时，不允许脉冲通过?这种情况下与非门输出是什么状态?3、 心得体会与其他。注意事项l、接拆线都要在断开电源(5V)的情况下进行。2、TTL

7、电路电源电压Vcc = +5V；检查电源是否为5V(不要超过+5V)。实验二 MSI组合逻辑电路的设计与调试(设计性)一、实验目的1、了解编码器、译码器、数据选择器等中规模数字集成电路(MSI)的性能及使用方法；2、用集成译码器和数据选择器设计简单的逻辑函数产生器。3、掌握组合逻辑电路的设计与测试方法。二、实验设计要求与主要技术指标1、查出74LSl51、74LS04、74LS138及74LS283等外引线排列图和功能表.并记录.2、试用数据选择器74LSl51(或译码器74LSl38和与非门)设计一个监测信号灯工作状态的逻辑电路。其条件是，信号灯由红(用R表示)、黄(用Y代表)和绿(用G表示

8、)三种颜色灯组成，正常工作时，任何时刻只能是红、绿或黄当中的一种灯亮。而当出现其它五种灯亮状态时，电路发生故障，要求逻辑电路发出故障信号。设用数据开关的1、O分别表示R、Y、G灯的亮和灭状态，故障信号由试验器中的灯亮表示，试将设计的逻辑电路用实验验证，并列表记下实验结果。3、用一片4位加法器74LS283组成一个代码转换电路，将BCD代码的8421码转成余3码。4、根据实验内容及要求确实施方案，画出设计电路，连线测试。三、实验设备与器材实验所用设备与器材见表2-1。表2-1 实验设备与器材序号名称型号与规格数量备注1通用电学实验台JD-20001台内含0-30V可调直流稳压电源2数字多用表DT

9、930FD或UT521台实验测试线路检查用3示波器CA8120A或COS50201台4双列直插式集成电路插座1组5逻辑电平开关1组6 数据选择器74LSl511片7译码器74LSl381片84位加法器74LS2831片9反相器74LS041片四、实验原理与说明(1) 使用中、小规模集成电路来设计组合电路是最常见的逻辑电路。设计组合电路的一般步骤如图2-1所示。图5-1 组合逻辑电路设计流程图图5-1 组合逻辑电路设计流程图图2.1 组合逻辑电路设计流程图根据设计任务的要求建立输入、输出变量，并列出真值表。然后用逻辑代数或卡诺图化简法求出简化的逻辑表达式，并按实际选用逻辑门的类型修改逻辑表达式。

10、根据简化后的逻辑表达式画出逻辑图，用标准器件构成逻辑电路。最后，用实验来验证设计的正确性。 输 入 输 出 选 择选通 数据 反码数据A2 Al A0y× × ×1O1O O 0OD00 O lODl0 1 O0D20 l lOD31 O O0D41 O 10D5l 1 O0D61 1 10D7 表2-2 74LSl51的功能表 图2-2 74LSl51外引线排列图 (3) 八选一数据选择器74LSl51八选一数据选择器74LSl51的外引线排列图和功能表分别如图5-2和表5-2所示。由表5-2可以看出，当选通输入端 = O时，y是A2、Al、Ao和输入数据D0D

11、7的与或函数，它的表达式见式(5-1) 。式中mi是A2、A1、A0构成的最小项，显然当Di=l时，其对应的最小项mi在与或表达式中出现。当Di=O时，对应的最小项就不出现。利用这一点，可以实现组合逻辑函数。 式 (2-1)将数据选择器数据输入DD7作为函数的输入变量，地址选择输入信号A2、A1、A0作为控制信号，控制各最小项在输出逻辑函数中是否出现，选通输入端始终保持低电平， 表2-3 74LS138逻辑功能表输 入输 出选 通 译码地址译 码STA+A2 Al A0 ×1× × ×l 1 l 1 l l l 10×× ×

12、 ×l l l l l 1 l llO0 O O0 l 1 l l l 1 l1O0 O ll O 1 l l l l 11OO l O l l O l 1 l l llO0 l 1 l l 1 O l l l ll01 0 O 1 l 1 l 0 1 l 1l01 O 1 l 1 l l 1 0 l 1101 l 0 l 1 l l 1 l O 11Ol 1 l l 1 l l 1 l l 0(4) 3线一8线译码器图2-3 74LSl38外引线排列图A0A1A2STAGNDVCC3线一8线译码器74LSl38的外引线排列图和逻辑功能表分别如图2-3和表2-3所示。由表5-3和图5

13、-3可以看出，该译码器有三个选通端：STA、和，只有当STA=1， = 0、 = O 同时满足时，才允许译码，否则就禁止译码。设置多个选通端，使得该译码器能被灵活地组成各种电路。五、实验电路设计与测试 按组合逻辑电路设计顺序写出完整的实验步骤,包括设计真值表,表达式,电路图,测试结果,A 信号灯监测电路设计与测试、根据信号灯监测电路要求,列出真值表如表2-4所示,、根据真值表2-4写出表达式如式(2-2)所示Y=ABC+ABC+ABC+ABC+ABC.式(2-2)用74LS151设计电路,根据74LS151逻辑功能表,可以将式(2-2)转换成式(2-3)所示.Y=m0D0+m3D3+m5D5+

14、m6D6+m7D7令D0=D3=D5=D6=D7=1; D1=D2=D4=0, . 式(2-3)用74LS138设计电路,根据74LS138逻辑功能,可以将式(2-2)转换成式(2-4)所示.Y=Y0+Y3+Y5+Y6+Y7=(Y0Y3Y5Y6Y7),. 式(2-4)3、由式(2-3)可画出74LS151设计信号灯监测电路图如图2-4所示,由式(2-4)可画出74LS138设计信号灯监测电路图如图2-5所示.4、根据图2-4连线测式,结果记入表2-5中.根据图2-5连线测式,结果记入表2-6中.B 代码转换电路设计、根据代码转换电路要求,列出真值表如表2-7所示,、根据真值表2-7写出表达式如

15、式(2-5)所示Y4Y3Y2Y1=A4A3A2A1+0011. 式(2-5)3、由式(2-5)可画出电路如图2-6所示,4、根据图2-6连线测式,结果记入表2-8中.六、实验分析与总结- 将测试结果与设计要求比较判断是否符合要求将测试值表2-5和2-6与真值表2-4比较,结果是相同的,说明分别用数据选择器74LS151和译码器74LS138设计信号灯监测电路符合要求,实验成功将测试值表2-8与真值表2-7比较,结果是相同的,说明用全加器74LS283设计代码转换电路符合要求,实验成功六、思考题 使用中、小规模集成门电路设计组合逻辑电路的一般方法是什么？ 在进行组合逻辑电路设计时，什么是最佳设计

16、方案？实验三 集成触发器功能测试 (验证性)一、 实验目的1、熟悉JK和D触发器两种类型集成触发器的功能及使用方法。2、熟悉触发器的功能测试。3、学会运用触发器设计简单的实用电路.二、 实验任务及要求1、测试JK触发器（74LS112）的逻辑功能并记录.2、测试D触发器（74LS74）的逻辑功能并记录.3、用74LS112或74LS74加上与非门74LS00设计一个简单的2到4人的抡答器, 画出电路图 写出设计依据、抡答过程及抡答结果三、实验原理与电路说明JK触发器74LSll2的引脚排列及符号如图6-1所示。电源VCC为+5V。图3-1 JK触发器74LSll2的引脚排列及符号双D触发器74

17、LS74的 引脚排列及符号如图6-2所示。电源VCC为+5V。图3-2 74LS74的引脚排列及符号四、实验设备与器材实验所用设备与器材见表3-1。 表3-1 设备与器材序号名称型号与规格数量备注1通用电学实验台JD-20001台内含0-30V可调直流稳压电源数字多用表DT930FD或UT521台实验测试线路检查用示波器CA8120A或COS50201台2双列直插式集成电路插座1组3逻辑电平开关1组5JK触发器74LS112，1个6 D触发器74LS741个8连接导线若干五、实验内容与步骤1、JK触发器（74LS112）的功能测试JK触发器74LSll2的引脚排列及符号如图3-1所示。 将JK

18、触发器74LS112的和端按照表3-2要求改变，观察Q与 的状态。结果记录于表3-2中。表6-2 74LS112的Q与 的状态 Q(理论值) (理论值) Q(测试值) (测试值) 1 1 1 1O 1 01 10 1 01 1 10 10 01 01 按表3-3要求，测试记录触发器的逻辑功能。结果记录于表3-3中 (表中CP由单脉冲源供给)。 表3-3 JK触发器的逻辑功能 J K CPQn+1(测试值)功能总结Qn = 0 Qn = 1 0 1 ××× 1 0 ××× 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1

19、2、D触发器74LS74的功能测试 双D触发器74LS74的引脚排列及符号如图6-2所示。 按表3-4要求测试并记录D触发器74LS74的逻辑功能结果记入表3-4中。表3-4 74LS74的逻辑功能3、简单的2-4人抡答器设计写出设计依据、抡答过程及抡答结果并画出电路.用逻辑电平开关及逻辑电平显示器代替主持人控制开关和选手抡答开关及抡答显示,写出抡答原理及抡答过程,连线测试,并判断是否符合要求.五、实验结果分析与总结2、对实验结果进行分析,判断是否符合要求。3、总结归纳本次实验用到的知识点。六、思考题1、写出JK和D触发器的工作原理及工作过程。2、触发器在实现正常功能时，和应处于什么状态？欲使

20、触发器状态Q = O，对直接置位、复位端应如何操作?实验四 移位寄存器及应用(综合性)一、实验目的1、掌握中规模四位双向移位寄存器逻辑功能及测试方法。2、研究由移位寄存器构成的环形计数器和串行累加器工作原理。二、实验任务及要求1、测试移位寄存器74LSl94的几种逻辑功能，并将结果记录于表7-3中。 (1)清除；(2)送数 ；(3)右移；(4)左移；(5)保持2、用74LSl94实现环形计数器，连接电路并将结果记录于表7-4中。3、设计一串行累加运算电路，画出设计电路，并将测试结果记录于表7-5中(选做)。4、按要求写出综合性实验报告。三、实验原理与电路说明图4-l 移位寄存器74LSl94引

21、脚排列在数字系统中能寄存二进制信息，并进行移位的逻辑部件称为移位寄存器。根据移位寄存储信息的方式有：串入串出、串入并出、并入串出、并入并出四种形式，按移位方向有左移、右移两种。本实验采用四位双向通用移位寄存器，型号为74LSl94，引脚排列如图4-l所示，DA、DB、DC、DD为并行输入端；QA、QB、QC、QD为并行输出端；SR为右移串行输入端； SL为左移串行输入端；S1、S0为操作模式控制端；为直接无条件清零端；CP为时钟输入端。寄存器有四种不同操作模式：并行寄存；右移(方向由QAQD)；右移(方向由QDQA)；保持。S1、S0和的作用如表4-1所示。 移位寄存器应用很广，可构成移位寄存

22、器型计数器；顺序脉冲发生器；串行累加器；可用作数据转换，即把串行数据转换为并行数据，或把并行数据转换为串行数据等。本实验研究移位寄存器用作环形计数器和串行累加器的情况。把移位寄存器的输出反馈到它的串行输入端，就可以进行循环移位，如图7-2(a)的四位寄存器中，把输出QD和右移串行输入端SR相连接，设初始状态QAQBQcQD=1000，则在时钟脉冲作用下QAQBQcQD将依次变为0100001000011000，其波形如图4-2(b)所示。可见它是一个具有四个有效状态的计数器，图7_2(a)电路可以由各个输出端输出在时间上有先后顺序的脉冲，因此也可作为顺序脉冲发生器。表4-1移位寄存器S1、S2

23、和的作用CPS1S0功能QA、QB、QC、QD×O××清除= O，使QAQBQCQD = 0，寄存器正常工作时， = l。1l1送数CP上升沿作用后，并行输入数据送入寄存器。QAQBQCQD=DADBDCDD此时串行数据(SR、SL)被禁止1O1右移串行数据送至右移输入端SR ，CP上升沿进行右移。QAQBQcQD=DSRQAQBQCll0左移串行数据送至右移输入端SR，CP上升沿进行右移。QAQBQcQD = QAQBQcQSL。l00保持CP作用后寄存器内容保持不变QADQBDQCDQDD = QAQBQcQDl××保持QAQBQcQD =

24、 QADQBDQCDQDD 图4-2 循环移位原理与波形累加器是由移位寄存器和全加器组成的一种求和电路，它的功能是将本身寄存的数和另一个输入的数相加，并存放在累加器中。图4-3 累加器原理图图4-3为累加器原理图。设开始时，被加数A=A N-lAo和加数B=BN-1B。已分别存入N+1位累加和移位寄存器和加数移位寄存器中。进位触发器已被清零。当第一个时钟脉冲到来之前，全加器各输入、输出情况为An=Ao、Bn=B0、Cn-1 = O、Sn = Ao+Bo+O = So、Cn=C1。在第一个CP脉冲到来后，So存入累加和移位寄存器最高位，Co存入进位触发器 D端，且两个移位寄存器中的内容都向右移动

25、一位，此时全加器输出为Sn = A1+B1+Co = S1、Cn = C1。在第二个CP脉冲到来后，两个移位寄存器的内容又右移一位，此时全加器的输出为Sn=A2=B2+Cl=S2、Cn=C2。如此顺序进行，到第N+1个时钟脉冲后，不仅原先存入两个寄存器中的数已被全部移出，且A、B两个数相加的和及最后的进位Cn-1也被全部存入累加和移位寄存器中。若需继续累加，则加数移位寄存器中需再存入新的加数。中规模集成移位寄存器，其位数往往以四位居多，当需要的位数多于四位，可把几块移位寄存器用级连的方法来扩展位数。 三、实验设备与器材实验所用设备与器材见表4-2。 表4-2 实验设备与器材序号名称型号与规格数

26、量备注1通用电学实验台JD-20001台内含0-30V可调直流稳压电源2数字多用表DT930FD或UT521台实验测试线路检查用示波器CA8120A或COS50201台双列直插式集成电路插座1组3逻辑电平开关1组4LED发光二极管显示器1组5移位寄存器74LS1942个D触发器74LS741个一位二进制全加器74LS1831个（或用74LS138、74LS20组合实现）连接导线若干五、实验步骤及结果记录1测试移位寄存器74LSl94的逻辑功能按图4-4接线，、S1、S0、SL、SR、DA、DC、DD分别接逻辑开关， QA、QB、QC、QD 接电平指示器（或逻辑开关盒上的发光二极管），CP接单次

27、脉冲源，按表4-3所规定的输入状态，逐项进行测试。 (1)清除 令 = O，其它输入均为任意状态，这时寄存器输出QA、QB、QC、QD均为零。清除功能完成后，置 = 1。结果记录于表4-3中.图4-4测试移位寄存器74LSl94的逻辑功能 (2)送数 令 = S1 = S0 = 1，送入任意四位二进制数，如DADBDCDD = abcd，加CP脉冲，观察 CP = O、CP由O 1、CP由10三种情况下寄存器输出状态的变化，分析寄存器输出状态变化是否发生在CP脉冲上升沿，结果记录于表4-3中。(3)右移令 = l、S1 = O、So = l，消零，或用并行送数字置寄存器输出。由右移输入端SR送

28、入二进制数码如0100，由CP端连续加四个脉冲，观察输出端情况，结果记录于表4-3中。(4)左移 令 = 1、S1=1、S0 = 0，先清零或预置，由左移输入端SL送入二进制数码如1111，连续加四个CP脉冲，观察输出情况，结果记录于表4-3中。 (5)保持 寄存器预置任意四位二进制数码abcd 令 =1、S1=O，加CP脉冲，观察寄存器输出状态，结果记录于表4-3。表4-3 74LSl94的逻辑功能清除模式 时钟串行输入输出功能总结S1S0CPSLSRDADBDCDDQAQBQCQDO×××××××××

29、111××a b c dlO1×O××××101×l××××lO1×O××××101×0××××11O1×××××1l0l×××××1101×××××l1Ol×××××1OO

30、15;×××××2循环移位 将实验内容1接线中QD及SR与电平指示器及逻辑开关的接线断开，并将QD与SR直接连接，其它接线均不变动，用并行送数法预置寄存器输出为某二进制数码(如0100)，然后进行右移循环，观察寄存器输出端变化并将结果记录于表4-4中。 3累加运算根据累加运算的原理图4-3，设计累加运算电路如图4-5所示。按图7-5连接实验电路。、S1、S0接逻辑开关，CP接单次脉冲源，由于逻辑开关数量有限，两寄存器并行输入端DADD高电平时接逻辑开关(掷向“l”处)，低电平时接地。两寄存器输出接电平指示器。表4-3循环移位测试 表4-4累加运

31、算测试CPQA QB QC QDl0 1 0 O234CPB寄存器A寄存器QA QB QC QDQA QB QC QD01234(1) D触发器置零: 使74LS74的端为低电平，再变为高电平。 (2)送数令=S1=S0=1，用并行送数方法把三位加数(A2A1A0)和三位被加数(B2B1B0)分别送入累加和移位寄存器A和加数移位寄存器B中。然后进行右移，实现加法运算。连续输入四个CP脉冲，观察两个寄存器输出状态变化，结果记入表4-4中。六、实验结果分析与总结1、分析表4-3的实验结果，总结移位寄存器74LS194的逻辑功能写入表格功能总结一栏中。2、根据记录的实验数据与设计要求进行比较,分析,

32、判断是否符合要求3、总结归纳本次实验用到的知识点。七、思考题1、在对74LS194进行送数后，若要使输出端改成另外的数码，是否一定要使寄存器清零?2、使寄存器清零，除采用输入低电平外，可否采用右移或左移的方法?可否使用并行送数法?若可行，如何进行操作?3、若进行循环左移，接线应如何改装? 图7-5 累加运算电路实验五 集成计数器电路的设计(设计性)一、实验目的1、掌握中规模集成计数器的使用及功能测试。2、熟悉集成计数器的使用方法。3、运用集成计数构成任意计数器。二、设计内容及要求（实际实验中根据实验提供的元件）1、测试集成计数器74LS290或74LS160或74LS161功能，记录实验结果。

33、2、用集成计数器74LS290或74LS160或74LS161实现八进制计数器。3、用集成计数器74LS160或74LS161实现十八进制计数器。4、根据实验内容及要求确实施方案，写出详细的实验步骤,画出设计电路并连线测试。三、实验原理与说明 1.中规模（MSI）时序逻辑电路 中规模集成电路(MSI)时序功能器件常用的有计数器和移位寄存器等，借助于器件手册提供的功能表和工作波形图，就能正确地使用这些器件。对于一个使用者关键在于合理地使用器件，灵活使用器件的各控制输入端，运用各种设计技巧，完成要求的功能。在使用MSI器件时，各控制输入端必须按照逻辑要求接入电路，不允许悬空。常用计数器性能如表5-

34、2所示：表5-2 常用计数器性能 器件种类型号相近型号计数脉冲边沿清除 置数二一五一十进制异步计数器74LS290 74LS210直接直接置9十进制可预置同步计数器 74LS160 74LS216 直接 同步4位二进制可预置同步计数器 74LS161 74LS214十进制可预置同步加减计数器 74LS190 / 直接4位二进制可预置同步加，减计数器 74LS191 / /十进制可预置同步加/减计数器（双时钟）74LS192 74LS217 4位二进制可预置同步加减计数器(双时钟)T4193 74LS215双时钟，不使用时钟端置1直接 直接(1)74LS160十进制同步加法计数器74LS160十

35、进制可预置同步计数器，其逻辑符号如图5-1所示图5-1中， 同步预置数控制端，DOD3为数据输入端,为异步置O端，C为进位输出端，EP和ET为工作状态控制端。图5-1 74LS160逻辑符号74LS160十进制可预置同步计数器，它增加了同步预置端和异步置0端，可利用这两个控制端来对它进行控制，来达到模值任意设计的目的。其中异步置O端 的使用与74LS290的相同，只是同步预置端的使用就要注意了，因为它是同步预置，考虑有效状态时与异步不同，它要比异步少一个状态.(2)74LS290二一五一十进制异步计数器图5-2 74LS29引脚图及逻辑符号如图其引脚图及逻辑符号如图5-2所示,图中,S9A,S

36、9B是直接置9端，在S9=S9A×S9B时,计数输出Q3Q2Q1Q0为1001,ROA,ROB是直接置0端,在RO=ROA×ROB=1时,计数器置0。整个计数器由两部分组成，第一部分是1位二进制计数器，CP0和Q0是它的计数输入端和输出端：第二部分是一个五进制部分，CPl是它的计数输入端，Q3，Q2，Ql是输出端。如果将Q0与CPl相连，计数脉冲从CPo输入，即成为8421BCD码计数器，计数器的输出序是Q3Q2Q1Q0；将Q3与CP0相连，计数脉冲从CP1输入，便成为5421BCD码异步十进制加法计数器，它的输出码序是Q0Q3Q2Q1。74LS290二一五一十进制异步计数

37、器，顾名思义，它是由一个二进制和一个五进制计数器两个独立部分组成的。两部分级联便构成2×5=10进制计数，这也是它的最大计数模值。由于它有直接置9和直接0两个控制端，所以可用来设计小于10的任意8421BCD码进制的计数器。经常用它的直接置0端来达成此设计目的，该方法便是反馈归零法。反馈归零法就是将输出的某一有效状态位反馈到直接置0端，使计数器复位，从而改变其计数模值的。由于它是异步清零，考虑反馈有效状态时要与同步区别开来。简单地说，n(n<10)进制计数设计的反馈有效状态就是n的二进制表示，然后找出它的有效位反馈便可。四、实验设备与器材实验所用设备与器材见表5-1。 表5-1

38、 设备与器材序号名称型号与规格数量备注1通用电学实验台JD-20001台内含0-30V可调直流稳压电源数字多用表DT930FD或UT521台实验测试线路检查用示波器CA8120A或COS50201台2双列直插式集成电路插座1组3逻辑电平开关1组4集成计数器74LS290或74LS160或74LS161，2个5集成门电路74LS001个6集成门电路74LS201个连接导线若干五、实验电路设计与测试1、根据各项实验内容及要求确实施方案，画出设计电路，连线测试。记录测试结果, 2、按设计性实验规范格式要求完成实验报告。六、实验分析与总结1、根据记录的实验数据与设计要求进行比较,分析,判断是否符合设计

39、要求2、正确记录实验数据,并对实验结果进行分析,判断是否符合设计要求。3、总结归纳本次实验用到的知识点。4、按要求写出设计性实验报告七、实验思考与总结 1、总结用反馈归0法实现计数器的设计的方法。 2、查阅74LS161、74LS162、74LS163、74LS192等相关计数芯片的逻辑功能,实验六 555时基电路及应用(综合性)一、实验目的1、熟悉多谐振荡器的工作原理2、熟悉单稳态触发器的工作原理。3、熟悉555的内部结构以及工作原理。二、实验任务与要求1. 用555设计多谐振荡器要求：振荡频率为500Hz,占空比为2/3，设计参数测试并记录输出的电压波形；在电路中，改变R1、R2、C的值，

40、观察振荡周期的变化，并测出振荡周期记入下表11_1表6_1改变R、C时T的变化值R1R2CT 1K13K0.1F20K4K0.1F2、用555设计单稳态触发器，要求脉冲宽度为0.1ms。要求：a、画出所设计的电路图；b确定R、C的值（C取0.01F、0.1F或1F）；c、 按所设计的电路接线，用示波器观察输出端的波形，并测出输出脉冲的宽度Tw；. d、若想使Tw=10s怎样调整电路？测出此时各有关的参数值。3、用555组成施密特触发器要求：画出施密特触发器电路图，输入信号由音频信号源提供，预先调好VS的频率为1kHz，接通电源，逐渐加大VS的幅度，观测输出波形，测绘电压传输特性，算出回差电压U

41、。三、仪器设备与器材虚拟仿真:装有电子电路仿真软件的电脑一台实物操作:实验所用设备器材与器材见表6-2 表6-2设备与器材序号名称型号与规格数量备注1通用电学实验台JD-20001台内含0-30V可调直流稳压电源数字多用表DT930FD或UT521台实验测试线路检查用示波器CA8120A或COS50201台2双列直插式集成电路插座1组3逻辑电平开关1组5集成电路NE5551个6集成门电路74LS201个连接导线若干电阻、电容若干根据设计电路由实验室提供器材四、实验原理与电路说明集成时基电路又称为集成定时器或555电路，是一种数字、模拟混合型的中规模集成电路，应用十分广泛。它是一种产生时间延迟和

42、多种脉冲信号的电路，由于内部电压标准使用了三个5k电阻，故取名555电路。其电路类型有双极型和CMOS型两大类，二者的结构与工作原理类似。几乎所有的双极型产品型号最后的三位数码都是555或556；所有的CMOS产品型号最后四位数码都是7555或7556，二者的逻辑功能和引脚排列完全相同，易于互换。555和7555是单定时器。556和7556是双定时器。双极型的电源电压VCC+5+15V，输出的最大电流可达200mA，CMOS型的电源电压为+3+18V。（1）555电路的工作原理 555电路的内部电路方框图如图6-1（a）所示，图6-1（b）为电路符号。它含有两个电压比较器，一个基本RS触发器，

43、一个放电开关管T，比较器的参考电压由三只 5k的电阻器构成的分压器提供。它们分别使高电平比较器A1 的同相输入端和低电平比较器A2的反相输入端的参考电平为和。A1与A2的输出端控制RS触发器的状态和放电管开关的状态。当输入信号自6脚，即高电平触发输入并超过参考电平时，触发器复位，555的输出端3脚输出低电平，同时放电开关管导通；当输入信号自2脚输入并低于时，触发器置位，555的3脚输出高电平，同时放电开关管截止。 图6-1 555电路的内部框图及引脚排列是复位端（4脚），当0，555输出低电平。平时 端开路或接VCC 。 VC是控制电压端（5脚），平时输出作为比较器A1 的参考电平，当5脚外接

44、一个输入电压，即改变了比较器的参考电平，从而实现对输出的另一种控制，在不接外加电压时，通常接一个0.01F的电容器到地，起滤波作用，以消除外来的干扰，确保参考电平的稳定。T为放电管，当T导通时，将给接于脚7的电容器提供低阻放电通路。555电路主要是与电阻、电容构成充放电电路，并由两个比较器来检测电容器上的电压，以确定输出电平的高低和放电开关管的通断。这就很方便地构成从微秒到数十分钟的延时电路，可方便地构成单稳态触发器，多谐振荡器，施密特触发器等脉冲产生或波形变换电路。（2）555电路的典型应用 构成单稳态触发器图6-2(a)为由555电路和外接定时元件R、C构成的单稳态触发器。触发电路由C1、

45、R1、D构成，其中D为钳位二极管，稳态时555电路输入端处于电源电平，内部放电开关管T导通，输出端OUT输出低电平。当有一个外部负脉冲触发信号经C1加到2端，并使2端电位瞬时低于，低电平比较器动作，单稳态电路即开始一个暂态过程，电容C开始充电，uC 按指数规律增长。当uC充电到时，高电平比较器动作，比较器A1 翻转，输出u0 从高电平返回低电平，放电开关管T重新导通，电容C上的电荷很快经放电开关管放电，暂态结束，恢复稳态，为下个触发脉冲的来到作好准备。波形图如图6-2 (b)所示。 图11-2 单稳态触发器及波形图6-2 多谐振荡器及波形暂稳态的持续时间tw（即为延时时间）决定于外接元件R、C

46、值的大小，即 tw 1.1RC通过改变R、C的大小，可使延时时间在几个微秒到几十分钟之间变化。当这种单稳态电路作为计时器时，可直接驱动小型继电器，并可以使用复位端（4脚）接地的方法来中止暂态，重新计时。此外尚需用一个续流二极管与继电器线圈并接，以防继电器线圈反电势损坏内部功率管。 构成多谐振荡器 如图6-3(a)所示，由555电路和外接元件R1、R2、C构成多谐振荡器，2脚与6脚直接相连。电路没有稳态，仅存在两个暂稳态，电路亦不需要外加触发信号，利用电源通过R1、R2向C充电，以及C通过R2向放电端 Ct 放电，使电路产生振荡。电容C在和之间充电和放电，其波形如图6-3 (b)所示。输出信号的

47、时间参数为 Ttw1tw2， tw10.7(R1R2)C， tw20.7R2C 555电路要求R1 与R2 均应大于或等于1k ，但(R1R2) 应小于或等于3.3M。图6-3 多谐振荡器及波形外部元件的稳定性决定了多谐振荡器的稳定性，555电路配以少量的元件即可获得较高精度的振荡频率和具有较强的功率输出能力。因此这种形式的多谐振荡器应用很广。 组成占空比可调的多谐振荡器占空比可调的多谐振荡器电路如图6-4所示，它在图6-3电路基础上增加了一个电位器和两个导引二极管。 图6-4 占空比可调的多谐振荡器 图6-5 占空比与频率均可调的多谐振荡器在图6-4中，VD1、VD2 用来决定电容充、放电电流流经电阻的途径（充电时VD1 导通，VD2截止；放电时VD2导通，VD1 截止）。占空比为 P可见，若取RARB 电路即可输出占空比为50的方波信号。 组成占空比连续可调并能调节振荡频率的多谐振荡器电路如6-5所示。对C1充电时，充电电流通过R1、VD1、RW2和RW1；放电时通过RW1、RW2、VD2、R2。当R1R2、RW2调至中心点，因充放电时间基本相等，其占空比约为50，此时调节RW1 仅改变频率，占空比不变。如RW2调至偏离中心点，再调节RW1，不仅振荡频率改变，而且对占空比也有影响。RW1不变，调节RW2，仅