基于MATLAB与FPGA技术的DPSK解调设计

1、分类号 存档编号 华北水利水电大学North China University of Water Resources and Electric Power 毕 业 设 计题目：基于FPGA技术的DPSK解调器设计 院 系 ：信息工程学院 专 业 ：电子信息工程 姓 名 ： 学 号 ： 指导教师 ： 独立完成与诚信声明本人郑重声明：所提交的毕业设计（论文）是本人在指导教师的指导下，独立工作所取得的成果并撰写完成的，郑重确认没有剽窃、抄袭等违反学术道德、学术规范的侵权行为。文中除已经标注引用的内容外，不包含其他人或集体已经发表或撰写过的研究成果。对本文的研究做出重要贡献的个人和集体，均已在文中作了

2、明确的说明并表示了谢意。本人完全意识到本声明的法律后果由本人承担。毕业设计（论文）作者签名： 指导导师签名： 签字日期： 签字日期：毕业设计（论文）版权使用授权书本人完全了解华北水利水电学院有关保管、使用毕业设计（论文）的规定。特授权华北水利水电学院可以将毕业设计（论文）的全部或部分内容公开和编入有关数据库提供检索，并采用影印、缩印或扫描等复制手段复制、保存、汇编以供查阅和借阅。同意学校向国家有关部门或机构送交毕业设计（论文）原件或复印件和电子文档（涉密的成果在解密后应遵守此规定）。毕业设计（论文）作者签名： 导师签名：签字日期： 签字日期：华北水利水电大学毕业设计目 录摘要：1第1章 FPG

3、A概述41.1 FPGA的基本概念及发展历程41.2 FPGA的结构和工作原理51.3 IP核的概念61.4 Xlinx器件简介8第2章 开发环境及语言简介102.1 VHDL语言介绍102.1.2 VHDL语言112.2 FPGA开发环境介绍12第3章 DPSK解调系统183.1 DPSK解调原理183.2 DPSK信号调制203.3 Costas环233.4鉴相器及环路滤波器343.5符号同步环383.6码型变换423.7DPSK解调全系统VHDL实现44总 结48致 谢49参考文献50附 录51附录1：外文翻译51附录2：毕业设计任务书58附录3：华北水利水电大学本科生毕业设计开题报告5

4、9II基于FPGA技术的DPSK解调器设计摘要：相移键控（PSK）是指根据数字基带信号的两个电平使载波相位在两个不同的数值之间切换的一种调制方法。PSK是一种性能优良的调制方式，在数字通信的三中调制方式（ASK、FSK、PSK）中，就频带利用率和抗噪声性能来看，都是PSK系统最佳。DPSK是为了克服PSK系统相位模糊问题产生的一种调整手段。由于PSK系统是用载波的绝对位来判断调制数据，在信号传输过程及解调过程中，容易出现相位翻转，则在解调端无法准确判断原始数据。DPSK是根据前后数据之间的相位差来判断数据信息，即使在接收解调端发生相位翻转，由于数据之间的相对相位差不会发生改变，所以可以有效解决

5、相位翻转带来的问题。DPSK(Differential Phase Shift Keying)在数据传输中，尤其是在中速和中高速的数据通信中得到了广泛地应用。 虽然相移键控有较好的抗干扰性，在有衰落的信道中也能获得很好的效果，但在进行数据通信中，数据交换速率和可靠性是相互矛盾的，需要根据具体的应用要求进行取舍。 由于 DPSK 在编码数据时是利用相位的角度来表征“1”或“0”，如果遇到“1”和“0”相互交替时就会出现波形的突变，从而引起高次谐波干扰，同时找不到信号的起始位置，给调制解调时相位的跟踪带来困难。因此，在某些高质量的通讯中，需要对这种通讯方式加以改进。对于一个完整的无线通信系统来讲，

6、接收解调技术是其最核心的技术。本文利用VHDL语言对DPSK解调系统中的载波同步环、符号同步环及码型变换的FPGA实现做了详细的分析，DPSK解调全系统的FPGA实现只需将这三个模块互相连接。通过ISE、Modelsim、Matlab完成整个电路的设计、仿真和验证。从仿真结果中能看出，当信噪比比较低时，环路也能正确锁定，但是信噪比越低，锁定后的更新频率（环路滤波器输出）波动越大，解调数据的误码率越大。 关键词：DPSK VHDL 相移键控 Matlab中图分类号：TN2401 Design of DPSK demodulator based on FPGA TechnologyAbstract

7、：Phase shift- keying (PSK) is defined according to two levels so that the digital baseband signal to a carrier phase modulation between the two different values in the handover. PSK is an excellent modulation, the modulation in three ways (ASK, FSK, PSK) digital communication, on the bandwidth effic

8、iency and noise performance, the PSK system is the best . DPSK(Differential Phase Shift Keying) phase PSK system in order to overcome the problem of generating a fuzzy adjustment means . Since the PSK system is used to determine the absolute position carrier modulated data in the signal transmission

9、 process and the demodulation process , prone to phase inversion , the client can not accurately determine the demodulation raw data . DPSK is based on the phase difference between the data before and after the data to determine , even at the receiving end demodulation phase inversion occurs , due t

10、o the relative phase difference between the data does not change , so it can effectively solve the problems caused by phase inversion . DPSK data transmission , especially widely used in medium-speed and high-speed data communications. Although the phase shift keying better noise immunity , there is

11、 fading channels can get good results, but during data communication, data exchange rate and reliability are mutually contradictory, depending on the application needs require trade-offs. Since when DPSK encoded data is used to characterize a "1" or "0" using phase angle , if you

12、 encounter a "1 " and "0 " will appear alternately with each other when the waveform mutation , causing high harmonic interference, while can not find the start position signal to the modulation and demodulation of a phase tracking difficult. Thus, in some high-quality communicat

13、ion, needs to be improved to such communication. For a complete wireless communication system is concerned, the reception and demodulation technique is its core technology. In this paper, DPSK demodulation system loop carrier synchronization , symbol synchronization pattern transform Central and FPG

14、A implementation of a detailed analysis , DPSK demodulation whole system FPGA just these three modules are interconnected. By ISE, modelism, matable complete the design , simulation and verification of the entire circuit . Can be seen from the simulation results when the SNR is relatively low, the l

15、oop is correctly locked, but the lower the SNR , the frequency ( the loop filter output ) after locking the volatility of the demodulated data error rate increases.Key words: DPSK VHDL Phase shift keying Matlab 第1章 FPGA概述1.1 FPGA的基本概念及发展历程1.1.1基本概念 因为数字集成电路逐渐取代传统的模拟电路，并且不断的更新换代，出现了可编程逻辑器件（Programmab

16、le Logic Device ，PLD），其中最广泛的现场可编程门阵列（Field Programmable Gate Array，FPGA）因为良好的并行运算能力，以及无与伦比的可重配置性、可扩展性能，成功成为了现在电子信息产品中非常重要乃至不可缺少的部分，并且在现代数字滤波器的设计中，即数字信号处理等方面应用十分广泛，出现了具有较强通用性的硬件平台，核心硬件设计逐步转变为软件设计。1.1.2发展历程集成度及 FPGA解决方案 增加可编程嵌 增加动态可重计算性能 增加可配置软 增加可配置 入式uPs单元 配置XtremDSP 增加可配置 核加法器和乘 硬核乘法器 单元软件 可配置逻辑 存储

17、单元 法器单元 单元软件 和IO单元 硬件硬件 硬件硬件 硬件 1985 1987 1992 1999 2001 2004图1.1 FPGA的发展历程1.2 FPGA的结构和工作原理1.2.1 FPGA的结构图1.2 FPGA芯片内部结构示意图1）可编程输入/输出单元（IOB）2）可配置逻辑块（CLB）3）数字时钟管理模块（DCM）4）嵌入式块RAM(BRAM)）丰富的布线资源）底层内嵌功能单元）内嵌专用硬核1.2.2 FPGA的工作原理 FPGA由片内的RAM中的程序进行工作状态的设置，根据不同的配置模式，采用不同的编程方式。加电后FPGA芯片将EPROM数据读入到片内的RAM中，配置完成后

18、进入工作模式，断电后，FPGA恢复为白片，内部逻辑关系消失，以便反复使用。1.3 IP核的概念1.3.1 IP核的概念IP(Intelligent Property)核即具有知识产权的集成电路模块或软件功能模块的总称，具有反复验证和特定功能的宏模块，可以移植到不同的半导体工艺中（与芯片制造工艺无关）。通常IP核以提供方式可分为硬核、固核和软核三类：、硬核(Hard IP Core) 硬核是设计人员不能对其修改的在EDA设计领域经过验证的设计版图：系统设计对各个模块的时序严格要求；保护知识产权。是的其复用难度大，只能特定使用，适用范围窄，但性能优良、可靠稳定。、固核（Firm IP Core）

19、固核在EDA设计领域中是带有平面规划信息的网表。设计灵活性较差，但可靠性较高，是目前的主流形式。 、软核（Soft IP Core） 软核是综合前的寄存器传输级模型，即对电路的硬件语言描述 ；是已通过功能仿真的功能模块，需要综合后布局布线才能使用。其灵活性比较高，可移植性强，而且允许用户进行配置；但其对模块的预测较低，容易使后续的工作发生错误，有一定的设计风险，但仍然是应用最广泛的形式。 1.3.2 乘法器模块本设计中主要用到乘法器，简单介绍下乘法器模块。如图：图1.3 双输入的乘法器核产生界面上图中：A、B为两个输入信号；P为输出信号；CLK驱动时钟信号，其在上升沿有效；CE是时钟使能信号，

20、高电平有效；SCLR为同步清零控制，在高电平时输出信号P清零。根据本实例设置参数如下图：图1.4设置参数图1.5 设置参数1.4 Xlinx器件简介1.4.1 Spartan系列器件Spartan系列使用于普通的工业、商业等领域。在本设计中，主要用到Spartan-3，其他还包括Spartan-2、Spartan-2E、Spartan-3A、Spartan-3E以及Spartan-6等。1.4.2 Spartan-6系列 Spartan-6系列FPGA采用可靠的低功耗45nn以及9层金属布线工艺技术生产。这一新系列产品实现了低风险、低成本、低功耗以及高性能的完美平衡。Sparan6系列FPGA

21、的高效双寄存器6输入LUT逻辑结构利用了可靠成熟的Vinex架构，支持跨平台兼容性以优化系统性能。丰富的内建系统级模块包括DSP逻辑片，高速收发器以及PCI Express接口内核，能够提供更高程度的系统级集成Spartan一6系列FPGA专门针对成本和功率敏感的市场（如汽车娱乐、平板显示以及视频监控）采用了特殊技术。新的高性能集成存储器控制器支持DDR、DDR2、DDR3和移动动DDR存储器，硬内核的多端口总线结构能够提供可预测的时序和高达400MHZ的性能。在设计向导工具的支持下，为Spain6系列FPGA构建存储控制器的过程变得非常简单和直接。先进功率管理器技术方面创新以及可选的1.0V

22、低功耗内核使得Spartan6系列FPGA能够比前一代Spartzan系列功耗降低多达65。快速灵活的I/O支持超过12Gbps的存储器访问带宽，兼容3.3V电压并且采用了更为绿色的ROHs兼容无铅封装。Spartans6的每个Slice包括6个6输入的LUT和8个寄存器（Flip-Flop),DPSK48A1硬核包括1个18×18bit的乘法器、1个加法器和1个累加器，每个BRAM可作为1个18Kbit的存储器使用，也可以作为两个独立的9Kbit存储器使用；每个CMT包括2个DCM和1个DLL模块。第2章 开发环境及语言简介2.1 VHDL语言介绍2.1.1 HDL语言 HDL(H

23、ardware Description Language)，是硬件描述语言。顾名思义，硬件描述语言就是指对硬件电路进行行为描述、寄存器传输描述或者结构化描述的一种新兴语言。HDL文本输入硬件描述语言是用文本的形式描述硬件电路的功能，信号连接关系以及时序关系。它虽然没有图形输入那么直观，但功能更强，可以进行大规模，多个芯片的数字系统的设计。常用的HDL有ABEL，VHDL和Verilog HDL等。种类 主流的HDL分为VHDL和Verilog HDL。VHDL诞生于1982年。在1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言。自IEEE公布了VHDL的标准版本，IEEE-

24、1076（简称87版)之后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。Verilog HDL是由GDA(Gateway Design Automation)公司的PhilMoorby在1983年末首创的，最初只设计了一个仿真与验证工具，之后又陆续开发了相关的故障模拟与时序分析工具。1985年Moorby推出它的第三个商用仿真器Verilog-XL,获得了巨大的成功，从而使得Verilog HDL迅速得到推广应用。1989年CADENCE公司收购了GDA公司，使得Ver

25、ilogHDL成为了该公司的独家专利。1990年CADENCE公司公开发表了Verilog HDL,并成立LVI组织以促进Verilog HDL成为IEEE标准，即IEEE Standard 1364-1995。由于GDA公司本就偏重于硬件，所以不可避免地Verilog HDL就偏重于硬件一些，故Verilog HDL的底层统合做得非常好。而VHDL的逻辑综合就较之Verilog HDL要出色一些。所以，Verilog HDL着重强调集成电路的综合，而VHDL强调于组合逻辑的综合。所以笔者建议，你作重于集成电路的设计，则只需Verilog HDL就可以了，若你要进行大规模系统设计，则你就必须学

26、习VHDL。目前在我国广泛应用的硬件描述语言主要有：ABEL语言、AHDL语言、Verilog语言、和VHDL语言，其中Verilog语言和VHDL语言最为流行。2.1.2 VHDL语言 VHDL（Very-High-Speed Integrated Circuit HardwareDescription Language）诞生于1982年。1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言 。自IEEE-1076（简称87版)之后，各EDA公司相继推出自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系

27、统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本，简称93版。VHDL和Verilog作为IEEE的工业标准硬件描述语言，得到众多EDA公司支持，在电子工程领域，已成为事实上的通用硬件描述语言。 特点与优势 1、功能强大、设计灵活 2、支持广泛、易于修改 3、强大的系统硬件描述能力 4、独立于器件的设计、与工艺无关 5、很强的移植能力 6、易于共享和复用 （1）与其他的硬件描述语言相比，VHDL具有更强的行为描述能力，从而决定了他成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保

28、证。 （2）VHDL丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。 （3）VHDL语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。符合市场需求的大规模系统高效，高速的完成必须有多人甚至多个代发组共同并行工作才能实现。 （4）对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动的把VHDL描述设计转变成门级网表。 （5）VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计。VHDL的基本结构与语法 一个VHD

29、L设计由若干个VHDL文件构成，每个文件主要包含如下三个部分中的一个 或全部：1） 程序包（Package）；2） 实体（Entity）；3） 构造体（Architecture）； 4）库(library)；2.2 FPGA开发环境介绍2.2.1 ISE开发套件Xilinx目前是世界上最大的FPGA/CPLD生产商之一，由早期的Fundation系列逐步发展了今天日益成熟的集成软件环境(Integrated Software Environment，ISE)系列，它集成了从设计输入、仿真、逻辑综合、布局布线与实现、时序分析、程序下载与配置、功耗分析等全面的设计流程

30、所需要的工具。如图：图2.1 ISE软件工作的主界面图 2.2.2 Modelsim仿真软件Mentor公司的ModelSim是业界最优秀的HDL语言仿真软件，它能提供友好的仿真环境，是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP核，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段，是FPGA/ASIC设计的首选仿真软件。主要特点： · RTL和门级优化，本地编译结构，编译仿真速度快，跨平台跨版本仿真；· 单内核VHDL和Verilo

31、g混合仿真；· 源代码模版和助手，项目管理；· 集成了性能分析、波形比较、代码覆盖、数据流ChaseX、Signal Spy、虚拟对象Virtual Object、Memory窗口、Assertion窗口、源码窗口显示信号值、信号条件断点等众多调试功能；· C和Tcl/Tk接口，C调试；· 对SystemC的直接支持，和HDL任意混合；· 支持SystemVerilog的设计功能；· 对系统级描述语言的最全面支持，SystemVerilog，SystemC，PSL；· ASIC Sign off。· 可以单独或同时

32、进行行为（behavioral）、RTL级、和门级（gate-level）的代码。ModelSim分几种不同的版本：SE、PE、LE和OEM，其中SE是最高级的版本，而集成在 Actel、Atmel、Altera、Xilinx以及Lattice等FPGA厂商设计工具中的均是其OEM版本。SE版和OEM版在功能和性能方面有较大差别，比如对于大家都关心的仿真速度问题，以Xilinx公司提供的OEM版本ModelSim XE为例，对于代码少于40000行的设计，ModelSim SE 比ModelSim XE要快10倍；对于代码超过40000行的设计，ModelSim SE要比ModelSim XE

33、快近40倍。ModelSim SE支持PC、UNIX和LINUX混合平台；提供全面完善以及高性能的验证功能；全面支持业界广泛的标准；Mentor Graphics公司提供业界最好的技术支持与服务。图2.2 modelsim软件工作的主界面图2.2.3 MATLAB软件主要功能 1.数值分析 2.数值和符号计算 3.工程与科学绘图 4.控制系统的设计与仿真 5.数字图像处理 6.数字信号处理 7.通讯系统设计与仿真 8.财务与金融工程特点及优势: 1) 友好的工作平台和编程环境； 2) 简单易用的程序语言 3) 强大的科学计算机数据处理能力 4) 出色的图形处理功能 5）应用广泛的模块集合工具箱

34、 6)使用的程序接口和发布平台 7)包括用户界面的应用软件开发软件界面如图：图2.3 matlab软件工作的主界面图2.2.4 FPGA设计流程FPGA的设计流程大致可以分为以下几步： 、设计准备 、设计输入 、设计综合 、功能仿真 、设计实现 、布局布线后仿真 、程序下载 明确设计功能及对外接口设计输入（HDL输入、原理图输入、IP核、DSP等方式）设计综合（XST工具或Synplify工具）功能仿真（Modelsim工具）设计实现（翻译、映射、布局布线）布局布线后仿真（Modelsim工具）程序下载结束如图所示 ： 图2.4 FPGA的设计流程图2.2.5 MATLAB与ISE的联合使用M

35、ATLAB与ISE的联合使用过程中 ，通常使用MATLAB辅助FPGA设计，一般情况下分为三类： ）由MATLAB软件仿真、设计出来的参数直接在FPGA设计中实现。 ）在仿真测试过程中，由MATLAB仿真产生出所需特性的测试数据并存在数据文件中，由ISE等开发软件读取测试数据作为输入数据源，由ISE仿真出的结果数据存放在另一数据文件中，MATLAB在读取由ISE仿真后的数据，并对数据进行分析，以此判断FPGA的程序是富婆满足要求。 ）由MATLAB软件设计出相应的数字信号处理系统，并在MATLAB软件中直接将MATLAB代码转换成VHDL或Verilog HDL语言代码，在ISE或Quartu

36、s等开发环境中直接嵌入这些代码即可。第3章 DPSK解调系统3.1 DPSK解调原理DPSK解调技术实际上就是两个锁相环路的实现：载波同步环及位同步环。其中载波同步环用于在接收端恢复出与发射端同频同相的载波信号，以便接收端的相干解调；位同步环则用于在接收端恢复出与发射码率相同的位同步时钟信号号，以确保每个数据位只采样一次，且在眼图张开最大处采样，以保证采样时的信噪比最高。DPSK解调系统可分为载波同步环、符号同步环及码型模块其总体原理框图如下图所示。 图3.1 DPSK解调总体原理图DPSK方式是用前后相邻码元的载波相对相位变化来表示数字信息"假设前后相邻码元的载波相位差为v功,可定

37、义一种数字信息与v价之间的关系为表示数字信息 0 表示数字信息 1则一组二进制数字信息与其对应的DPSK信号的载波相位关系如下所示:二进制数字信息： 1 1 0 1 0 0 1 1 1 0DPSK信号相位：0 0 0 0 0 0 或: 0 0 0 0 0 数字信息与之间的关系也可以定义为表示数字信息 1 表示数字信息 0DPSK信号的实现方法:首先对二进制数字基带信号进行差分编码,将绝对码表示二进制信息变换为用相对码表示二进制信息,然后再进行绝对调相,从而产生二进制差分相位键控信号"DPSK信号。 其解调原理是:1)对DPSK信号进行相干解调,恢复出相对码;2)再通过码反变换器变换为

38、绝对码,从而恢复出发送的二进制数字信息" 图3.2 DPSK信号调制过程波形图上图表示的是DPSK的时域波形图，信号的频谱特性更能体现无线信号的特征。信号带宽是其中重要的一个频谱特性。信号的带宽有多种定义，一个常用的定义为：信号能量或功率的主要部分集中的频率范围。信号的绝对带宽定义为信号的非零值功率在频域上占的范围。常用的带宽度量方法是使用3db带宽（半功率带宽）刻画频谱的分散程度。3db带宽定义为比峰值低3db的频率范围。3.2 DPSK信号调制 DPSK解调系统的FPGA设计与实现需要在FPGA平台上实现对中频采样DPSK数字信号的解调，需要利用MATLAB仿真输入FPGA芯片的

39、数字信号。数字接收机大多是在中频采样进行AD采样，然后全部进行数字化处理。因此，需要仿真出中频采样后的DPSK已调信号。根据DPSK信号的调制原理，需要先将原始二进制数据转换成相对二进制数据，为提高发射端的功率利用，降低噪声的影响，需要对相对数据形成滤波，滤波后的数据通过相乘器与载波信号相乘完成调制过程。载波频率一般较高，比较利于无线传输。在接收断需要通过下变频器，将射频信号变换为标准的70MHz的中频信号，然后进行A/D采样转换成数字信号，送FPGA处理。DPSK的调制、下变频运算，其实是一个简单的频谱搬移过程，调制信号的频谱形状不发生任何变化。根据DPSK解调原理，在中频对一调信号进行采样

40、后，仍需要进一步对信号进行下变频，实现信号的零频搬移。最好的方法是产生与载波（中频）频率相同的本地载波，根据直接数字频率合成（Direct Digital Synthesizer,DDS)的原理，产生70MHz的标准中频载波。产生70MHz中频采样的DPSK仿真信号的程序%DPSK调制系统中，原始数据码率 为4MHz，发射端成形滤波器系数。接收端中频为%70MHz，中频采样位数为8位，要求在中频数字化后实现DPSK数据解调。ps=4*106; fs=32*106;fc=70*106; fd=5.2*106;snr=6; N=16000; t=0:1/fs:(N*fs/ps-1)/fs;%s=r

41、andn(1,N)>0; s=ones(1,N);ds=ones(1,N);for i=2:N if s(i)=0 ds(i)=ds(i-1); else ds(i)=-ds(i-1); endendrcos=rcosflt(ds,ps,fs,'fir',0.8);rcosf=rcos(1:length(t);f0=cos(2*pi*fc*t); dpsk=sqrt(2)*rcosf'.*f0; %noise=sqrt(fs/fd)*randn(1,length(t);%n_dpsk=dpsk+sqrt(10(-snr/10)*noise;%snr=snr-10*

42、log10(fs/fd);n_dpsk=dpsk; fd=800000 2400000 9600000 11200000; mag=0 1 0; dev=0.05 0.015 0.05; n,wn,beta,ftype=kaiserord(fd,mag,dev,fs) b=fir1(n,wn,ftype,kaiser(n+1,beta);f_s=filter(b,1,n_dpsk);%f_s=awgn(f_s,snr);m_dpsk=20*log10(abs(fft(f_s,1024);m_dpsk=m_dpsk-max(m_dpsk);m_rcos=20*log10(abs(fft(rcos

43、ine(ps,fs,'fir',0.8),1024);m_rcos=m_rcos-max(m_rcos);m_kaiser=20*log10(abs(fft(b,1024);x_f=0:(fs/length(m_kaiser):fs/2;m1=m_kaiser(1:length(x_f);m2=m_dpsk(1:length(x_f);m3=m_rcos(1:length(x_f);plot(x_f,m1,'-.',x_f,m2,'-',x_f,m3,'-');legend('中频滤波器','中频采样的DP

44、SK信号','升余弦滤波器');xlabel('频率(Hz)');ylabel('幅度(dB)');grid on; 图3.3中频采样DPSK已调信号的频谱 图3.4DPSK已调信号波形（SNR=0） 图3.5DPSK已调信号波形（SNR=10）3.3 Costas环图3.6超前滞后数字符号同步环原理框图Costas的工作原理：我们设BPSK调制信号的为： （31）本地DDS的同相与正交支路的乘法器输出为： （32）我们将调制信号带入乘法器，就得到同相、正交支路乘法器的输出： （33）Zq（t）和Zi（t）在经过低通滤波器后，得到的信号为

45、： （34）最后将Yi(t)和Yq(t)经过相乘鉴相并经过环路滤波器后就可以的到Costas环路的信号： 。 （35）顶层模块Costas.vhd的程序清单library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_SIGNED.ALL;- Uncomment the following library declaration if instantiating- any Xilinx primitives in this code.-library UNISIM;-use UN

46、ISIM.VComponents.all;entity Costas is Port ( rst,clk : in STD_LOGIC; din : in STD_LOGIC_VECTOR (7 downto 0); datai,dataq,df:out STD_LOGIC_VECTOR (27 downto 0);end Costas;architecture Behavioral of Costas iscomponent ddsport (clk: IN std_logic;we: IN std_logic;data: IN std_logic_VECTOR(33 downto 0);c

47、osine: OUT std_logic_VECTOR(7 downto 0);sine: OUT std_logic_VECTOR(7 downto 0);end component;component multport (clk: IN std_logic;a: IN std_logic_VECTOR(7 downto 0);b: IN std_logic_VECTOR(7 downto 0);p: OUT std_logic_VECTOR(15 downto 0);end component;component lpfport (clk: IN std_logic;rfd: OUT st

48、d_logic;rdy: OUT std_logic;din: IN std_logic_VECTOR(15 downto 0);dout: OUT std_logic_VECTOR(27 downto 0);end component;component PD_LoopFilterPORT(rst : IN std_logic;clk : IN std_logic;di : IN std_logic_vector(27 downto 0);dq : IN std_logic_vector(27 downto 0); newf_we: OUT STD_LOGIC;frequency : OUT

49、 std_logic_vector(33 downto 0);df : OUT std_logic_vector(27 downto 0);end component; signal we,rfdi,rdyq,rfdq,rdyi: std_logic;signal frequency: std_logic_vector(33 downto 0);signal cosine,sine,data: std_logic_vector(7 downto 0);signal mdi,mdq: std_logic_vector(15 downto 0);signal di,dq,pd: std_logic

50、_vector(27 downto 0);begin-dds_cos <= cosine;-dds_sin <= sine;datai <= di;dataq <= dq;process(rst,clk)begin if rst='1' then data<=(others=>'0');elsif rising_edge(clk) then data <= din;end if;end process; u0 : ddsport map (clk,we,frequency,sine,cosine); u1 : mult

51、port map(clk,data,cosine,mdi); u2 : mult port map(clk,data,sine,mdq);u3 : Lpf port map(clk,rfdi,rdyi,mdi,di);u4 : Lpf port map(clk,rfdq,rdyq,mdq,dq);u5 : PD_LoopFilter PORT MAP(rst,clk,di,dq,we,frequency,df);end Behavioral; 图3.4Costas环的RTL结构图 3.3.1 DDS模块 DDS模块用于产生正交的单载波信号，分别于输入数据相乘。我们采用ISE提供的IP核完成该模

52、块的设计。DDS模块有3个重要的参数：输出数据位宽、驱动时钟频率和频率子位宽。在Costas环路中，DDS需要实时进行跟新，我们采用下面的关系式对DDS模块进行设计： （36）其中频率字为，系统时钟为,频率字位宽为Bdds。当频率字位宽越多时，频率的分辨率越高。由于我们所设计的中频采样后的频率为6Mhz，所以我们根据上式就能计算出频率字为：=16hC0000000。该模块的核心代码如下：LIBRARY ieee;USE ieee.std_logic_1164.ALL;- synthesis translate_offLibrary XilinxCoreLib;- synthesis translate_onENTITY dds ISport (clk: IN std_logic;we: IN std_logic;data: IN std_logic_VECTOR(33 downto 0);cosine: OUT std_logic_VECTOR(7 downto 0);sine: OUT std_logic_VECTOR(7 downto 0);END dds;ARCHITECTURE dds_a OF dds IS- synthesis translate_offcomponent wrapped_ddsport (clk: IN std_