基于VHDL的多路复用通信原理课设

1、学号：课程设计课程名称多路信号复用的基带发信系统设计与建模学院信息工程学院专业电子信息工程班级电信1301姓名指导教师20152016学年 第1学期课程设计任务书学生姓名： 专业班级：电信 1301班 指导教师： 工作单位：信息工程学院 题目: 多路信号复用的基带发信系统设计与建模初始条件：（1）MAX PLUSII、Quartus II、ISE等软件；（2）课程设计辅导书：通信原理课程设计指导（3）先修课程：数字电子技术、模拟电子技术、电子设计EDA、通信原理。要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求）（1）课程设计时间：（2）课程设计题目：多路信号复用

2、的基带发信系统设计与建模；（3）本课程设计统一技术要求：按照要求对选定的设计题目进行逻辑分析，设计通信系统框图，设计出分频器、内码产生器、时序信号产生器、基带发信系统等模块的逻辑功能，编写出相应模块的VHDL语言程序并上机调试、仿真，记录仿真波形并进行分析；（4）课程设计说明书按学校“课程设计工作规范”中的“统一书写格式”撰写，并标明参考文献至少5篇；（5）写出本次课程设计的心得体会（至少500字）。时间安排：第17周指导教师签名： 年 月 日系主任（或责任教师）签名： 年 月 日目 录摘要1In this paper2绪论31.1 现代通信网的概述31.2数字复接系统概论31.2.

3、1  数字复接的基本概念31. 2.2数字复接系统的研究意义42同步数字复接器的总体设计52.1多路信号复用的基带系统模型52.2 四路同步复接器的原理框图模型53各功能模块建模与程序设计73.1分频器73.2时序产生器93.3内码产生器113.4四与门133.5 D触发器143.6多路信号复用的基带发信系统整体电路154.结果分析164.1分频器仿真结果164.2时序产生器仿真结果174.3内码产生器的仿真结果174.4四与门仿真结果184.5总电路仿真结果185.小结19参考文献20附录21摘要在数字通信中,为了扩大传输容量和提高传输效率,通常需要将

4、若干个低速数字码流按一定格式合并成一个高速数据码流,以便在高速宽带信道中传输。数字复接就是依据时分复用基本原理完成数码合并的一种技术，并且是数字通信中的一项基础技术。当今社会是数字话的社会，数字集成电路应用广泛。而在以往的PDH 复接电路中，系统的许多部分采用的是模拟电路,依次有很大的局限性。随着微电子技术的发展，出现了现场可编辑逻辑器件(PLD)，其中应用最广泛的当属现场可编程门阵列(FPGA)和复杂可编程逻辑器件(CPLD)。本文就是用硬件描述语言等软件与技术来实现一个基于CPLD/FPGA 的简单数字同步复接系统的设计。在通信系统中，为了提高信道的利用率，使多路信号在

5、同一条信道上传输时互相不产生干扰的方式叫做多路复用。在数字通信系统中主要采用时分多路复用（TDM）方式，把时间划分为若干时隙，让多路数字信号的每一路占用不同的时隙，即多路信号在不同的时间内被传送，各路信号在时域中互不重叠。关键词：数码合并，时分复用，可编程门阵列（FPGA）In this paperIn digital communication, in order to expand transmission capacity and improve the efficiency of transmission, often need to several low-speed digital

6、 stream in a certain format merged into a high speed data stream, so that in the high-speed broadband channel transmission. Basic principle of digital multiplex is based on time division multiplexing merge a complete digital techniques, and is a basic technology in digital communication. In today

7、9;s society is the society of digital words, digital integrated circuit applications. And in the PDH multiplex circuit of the past, many parts of the system USES is analog circuits, in turn has significant limitations. Appeared with the development of microelectronics technology, programmable logic

8、device (PLD), the scene of the most widely used is the field programmable gate array (FPGA) and complex programmable logic device (CPLD). This paper is to use hardware description language (such as software and technology to realize a simple based on CPLD/FPGA design of digital synchronous multiplex

9、 system. In a communication system, in order to improve the utilization rate of channel, the multi-channel signal transmission on the same channel does not interfere with each other the way called multiplexing. Mainly used in digital communication system time division multiplex (TDM), divided into s

10、everal time slot time, all the all the way to the multi-channel digital signal occupy different time slot, namely multiplex signals transmitted in different time, multiple signals overlapping each other in the time domain.Keywords: digital merging time multiplex programmable gate array (FPGA)绪论1.1&#

11、160;现代通信网的概述现代通信技术，就是随着科技的不断发展，如何采用最新的技术来不断优化通信的各种方式，让人与人的沟通变得更为便捷，有效。通信技术和通信产业20世纪80年代以来发展最快的领域之一，不论是在国际还是在国内都是如此，这是人类进入信息社会的重要标志之一。   通信就是互通信息。纵观同新的发展分为以下三个阶段：第一阶段是语言和文字通信阶段。在这一阶段，通信方式简单，内容单一。第二阶段是电通信阶段。1837年，莫尔斯发明电报机，并设计莫尔斯电报码。1876年，贝尔发明电话机。这样，利用电磁波不仅可以传输文字，还可以传输语音，由此大大加快了通信的发展进程。1

12、895年，马可尼发明无线电设备，从而开创了无线电通信发展的道路。第三阶段是电子信息通信阶段。从总体上看，通信技术实际上就是通信系统和通信网的技术。通信系统是指点对点通所需的全部设施，而通信网是由许多通信系统组成的多点之间能相互通信的全部设施。而现代的主要通信技术有数字通信技术，程控交换技术，信息传输技术，通信网络技术，数据通信与数据网，ISDN与ATM技术，宽带IP技术，接入网与接入技术。   数字通信即传输数字信号的通信，是通过信源发出的模拟信号经过数字终端的信源编码成为数字信号，终端发出的数字信号，经过信道编码变成适合与信道传输的数字信号，然后由调制解调器把信

13、号调制到系统所使用的数字信道上，在传输到对段，经过相反的变换最终传送到信宿。数字通信以其抗干扰能力强，便于存储，处理和交换等特点，已经成为现代通信网中的最主要的通信技术基础，广泛应用于现代通信网的各种通信系统。1.2数字复接系统概论 1.2.1  数字复接的基本概念 数字复接技术是数字通信中的一项基础技术。在数字通信中，为了扩大传输容量和提高传输效率，通常需要把若干个低速的数据码流按一定格式合并为高速数据码流，数字复接就是依据时分复用的基本原理完成数码合并的一种技术。在数字通信网中，数字复接不仅仅是与信源编码、数字传输、数字交换相并列的专门技术，而且还是

14、网同步中的帧调整，线路集中器中的线路复用及数字交换中的时分续接等技术的基础。 在时分PCM通信系统中，为扩大传输容量，提高传输的效率，必须得提高传输的速率。即设法将较低的传输速率的数据码流变成高速的数据码流。数字复接终端即复接器就是将这种低速的码流转换成高速的码流的设备。数字复接系统由数字复接器和分接器两个部分组成。将两个或两个以上的支路信号按照时分复用的方式合并而成单一的合路的数字信号的过程称作数字复接，将完成数字复接功能的设备称作数字复接器。3在接收端将一路复合的数字信号分离而成各支路信号的过程称作数字分接，其相应的设备称作数字分接器。由数字复接器和数字分接器共同组成了数字复接系

15、统。数字复接实质是对数字信号的时分多路复用。数字复接技术的应用首先从市话中继开始的，当时为了适应非同步支路的灵活复接，采用塞入脉冲技术将准同步低速支路信号复接为高速数码流。开始时传输媒介是电缆，由于频带资源过于紧张，因此当时主要着眼于控制塞入抖动及节约辅助比特开销，根据国家/地区的技术历史而形成了美、日、欧三种不同速率结构的准同步数字系列（PDH）。我国在95年后，随着光纤通信网的大量使用逐渐引入同步数字系列的复用方式。1. 2.2数字复接系统的研究意义 在数字通信系统中，为扩大传输的容量和提高传输的效率，通常需要将若干低速的数据码流按照一定的格式合并为高速的数据码流，以满

16、足上述需要。而数字复接就是依据时分复用的基本原理完成数码合并的一种技术。 在数字通信网中，数字复接不仅是与信源编码、数字传输、数字交换相并列的技术，而且还是网同步中的帧调整，线路集中器中的线路复用以及数字交换等技术。2步数字复接器的总体设计2.1多路信号复用的基带系统模型图2.1多路模型图2.2 四路同步复接器的原理框图模型 简单的思路同步复接器组成框图如图6。为了简单和容易实现，坚定设计任务要求为：同步时钟为256kHz,每个时隙为8 位，四路支路信码可通过拨码开关预置；四路支路信码以同步复接方式合成一路帧长为32 位复用串行码。其中一个时隙

17、（一路支路信号）作为帧同步码并去为x1110010(巴克码)，因此数据码实际为三路共24 位码。图2.2四路同步复接器的原理框图框图说明（1）内码控制器：内码控制器即分频器，输入时钟为4.096MHZ的晶体振荡器方波信号经分频后，得到256KHZ的时钟信号。a0、a1、a2为2、4、8分频，b为16分频。（2）内码产生器：在硬件功能上相当于74LS151数据选择器，其功能表如下表所示。表2.1内码发生器每个时钟节拍，输出一位码，通过输出电路送到合路信道上，最终形成一路串行码流。（3）时序产生器：其功能是产生四路时序信号，以控制选通开关，依次按路（每路八位）选通四路支路码。（4）输出电

18、路：将依次输出的四路信号合并成一路信号。3各功能模块建模与程序设计3.1分频器分频器实际是一个内码控制器，即一个4位二进制计数器，一个输出端口输出三位行信号作为内码产生器的地址控制端(选择输入端)，另一输出端作为时序产生器的控制端。内码控制器对内码产生器的控制功能表一所示。分频器的设计原理:该模块设计用到了选择器,加法器,比较器,D触发器,D触发器的输入连接输出的非时,可以实现二分频。设计中4为二进制数放在寄存器中，从0000加到0111，每来一个时钟沿做一次加法。加到0111时比较器输出由0变成1，一个加了8次，这个比较器的输出又加在D触发器的使能端，实现了十六分频的实现。寄存器中的低三位分

19、别与矢量a对应，分别对应a2a1a0，实现了2分频，4分频，8分频。16分频作为时序产生器的输入，2分频，4分频，8分频作为内码产生器的输入。分频器的VHDL程序：Library ieee;use ieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entity NMKZQ isport(clk: in std_logic;a: out std_logic_vector(2 downto 0);b: buffer std_logic:='0');end entity NMKZQ;architectureNMKZQ_arc

20、hi of NMKZQ isbeginprocess(clk)variable q: std_logic_vector(3 downto 0):="0000"beginifclk'event and clk='1' thenq:=q + 1;if q>7 then q:="0000"b<=not b;end if;a<=q(2 downto 0);end if;end process;end architecture NMKZQ_archi;分频器生成的模块图为:图3.1在程序运行成功后，选择Partition

21、Merge 里面的RTL Viewer可以看到每一部分的RTL逻辑电路,下面的是分频器的RTL逻辑电路,此处只举例,后面不再赘述.图3.23.2时序产生器时序发生器用于产生四路宽度为8位数据码宽度的时序信号。具体实现是将内码控制器的b端即16分频端口通过一个2分频器，b端口和2分频器的输出端作为2/4译码器的控制端，译码结果分别由四个输出端口输出。设计原理：时序产生器的输入为一个16kHz的时钟信号，在时序产生器内部还要把16kHz的信号再次分频为8kHz的信号，现4选一功能。此处选择把16kHz再次进行分频是与后面的内码产生器有一定的对应关系，因为内码产生器输入8位码的时间长与32kHz的时

22、间长度相等，我们此次设计的一共有4路八位码复接串行输出，选择信号的低电平持续时间为选择信号的四分之一，即为16kHz信号周期的一半，所以我们这里选择8kHz的信号与16kHz的时钟信号组合，产生时序选择信号。时序产生器的VHDL程序：libraryieee;use ieee.std_logic_1164.all;entity SXCSQ isport (b:instd_logic:='0's3,s2,s1,s0: out std_logic);end entity SXCSQ;architectureSXCSQ_archi of SXCSQ isbeginprocess(b)v

23、ariableb_hc :std_logic:='0'variableab_hc :std_logic_vector(1 downto 0);beginifb'event and b='1' then b_hc := not b_hc;end if;ab_hc:= b_hc&b ;caseab_hc iswhen "00" => s0<='0's1<='1's2<='1's3<='1'when "01" =>

24、 s0<='1's1<='0's2<='1's3<='1'when "10" => s0<='1's1<='1's2<='0's3<='1'when "11" => s0<='1's1<='1's2<='1's3<='0'when others => null;end case

25、;end process;end architecture SXCSQ_archi;图3.3时序产生器模块框图输入信号b为256kHz的16分频时钟信号，即16kHz,通过程序设计，b_hc为8kHz时钟信号。时序产生器实质是就是一个2、4译码器，b_hc为高位b为地位，从00到11循环，依次循环选中s0到s4，实现了时序产生的功能。图3.4时序信号与对应图3.3内码产生器内码产生器有一个sx端，由时序产生器输入，1到4片内码产生器的sx输入端分别与时序产生器的s0、s1、s2、s3连接，实现时序选择功能，且低电平的时候有效。四个内码器有四路独立的8位码输入端，输入8位数据。k2、k1、k0与

26、a2、a1、a0连接，合成三位二进制数，具有三态串行输出功能。通过编程实现对Y0、Y1、Y2、Y3、Y4、Y5、Y6、Y7输入数据顺序的控制。一共有八种状态。cout为八位串行码输出。内码产生器VHDL代码：libraryieee;use ieee.std_logic_1164.all;entity NMCSQ isport(data_in: in std_logic_vector(7 downto 0);k: in std_logic_vector(2 downto 0);sx: in std_logic;cout: out std_logic);end entity NMCSQ;archi

27、tectureNMCSQ_archi of NMCSQ isbeginprocess(data_in,k,sx)beginifsx='0' then case k iswhen "000" =>cout<= data_in(0);when "001" =>cout<= data_in(1);when "010" =>cout<= data_in(2);when "011" =>cout<= data_in(3);when "100"

28、 =>cout<= data_in(4);when "101" =>cout<= data_in(5);when "110" =>cout<= data_in(6);when "111" =>cout<= data_in(7);when others => null;end case;elsecout<='1'end if;end process;end architecture NMCSQ_archi;图3.5内码产生器模块框图3.4四与门四与门的作用就是把

29、四路8位码时序信号合并成一路32位码的串行输出信号。四与门VHDL代码是：libraryieee;use ieee.std_logic_1164.all;entity and_4 isport(a,b,c,d: in std_logic;y: out std_logic);end entity and_4;architecture and_4_archi of and_4 isbeginy<=(a and b) and (c and d);end architecture and_4_archi;图3.6四与门模块框图3.5 D触发器D触发器的功能是用来消除毛刺，因为D触发器需要有时钟沿

30、来触发，能够比较好的消除串行码中的毛刺。D触发器的VHDL代码：libraryieee;use ieee.std_logic_1164.all;entityD_trig isport(clk,d: in std_logic;q: out std_logic);end entity D_trig;architectureD_trig_archi of D_trig issignal q1: std_logic;beginprocess(clk,q1)beginifclk'event and clk='1' then q1<=d;end if;end process;

31、q<=q1;end architecture D_trig_archi;D触发器模块框图:图3.73.6多路信号复用的基带发信系统整体电路编写调用代码，将各模块连接成整体电路。代码见附录。生成的总体电路如下：图3.84.结果分析4.1分频器仿真结果图4.1clk为256kHz的时钟信号a0为二分频时钟信号a1为四分频时钟信号a2为八分频时钟信号b为十六分频时钟信号由图可以看出，b与a2.0组成一个4位的二进制计数器，b为最高位，a0为最低位。每来一个时钟脉冲，计数器便加1,。当计数值达到16时，计数器自动归零。a0口输出为二分频,128kHz,a1口输出为4分频,64kHz时钟信号,a2

32、为8分频时钟信号,即32kHz.b为16分频时钟信号,为16kHz.4.2时序产生器仿真结果图4.2由仿真结果知,时序控制信号的周期为b输入信号周期的两倍,即频率为8kHz,且低电平时间长度为周期的四分之一。并且s3 s2 s1 s0依次被选择有效。4.3内码产生器的仿真结果图4.3data_in为八位数据的输入，图中分别为01101001，k2、k1、k0分别为数据位选择信号，即从000、001、010到111分别依次选择输入Y0、Y1、Y2到Y7，由于k2、k1、k0顺序依次从000到001一直到111循环，故八位数据在数据串中的顺序依次是Y0、Y1、Y2、Y3、Y4、Y5、Y6、Y7。4

33、.4四与门仿真结果图4.4有波形图知，四与门就是把四路低速的串行信号合并成一路高速的串行信号，合并后的信息速率为输入的4倍。4.5总电路仿真结果图4.5data_0in输入为11110010，data_1in输入为10011011，data_2in输入为01011010，data_3in输入为10100110。输出32位码为：01001111 11011001 01011010 01100101 为倒序输出。符号设计要求。5.小结在过去将近一周的时间，我们终于完成了这次课程设计。从一开始的查阅资料、学习使用quartus II软件，到编辑各个模块的子程序并进行仿真调试，在代码编程过程中，深刻的

34、了解道路VHDL编程语言的强大，通过语言编程可以省却很多硬件设置。在实现复接器各个子模块的连接过程当中出现没把总程序要调用的模块添加到当前工程导致错误，后经查找资料，完成了此次设计。这次课设成功完成了这次课设。在设计分频器时,因为分频器与计数器类似,都是根据计数来改变频率。因为设计中要求用到2、4、8、16分频，刚好对应一位、二位、三位、四位二进制位，低位有上升沿到来时，计数，可产生2分频，四位二进制位分别记为b3 b2 b1 b0，b0为低位，b1有上升沿到来时，4分频逻辑电位取反，产生四分频，同理可以产生8分频和十六分频。在实际时序产生器时，实际就是一个2-4译码器，输入为16kHz的时钟

35、信号，因为要用到8kHz的时钟，故在程序设计时也要产生一个16kHz的二分频，然后进行二四译码设计，对四路输入信号进行选择。内码产生器是对八位并行输入二进制位数码的顺序进行规范，和三八译码器类似。在整体连接中，队友使用通过连接个模块的电路来实现连接，我是通过代码设计来进行连接，这充分体现了quartus II的灵活性。参考文献1 樊昌信，曹丽娜.通信原理M.北京：国防工业出版社，2007 2 江国强.EDA技术与应用M.北京：电子工业出版社， 2004 3 王虹.通信原理系统M.北京：国防工业出版社，2014 4 潘松.EDA技术试用教程M.科学出版社，20135 杨宏远，李伟基. Quart

36、us语言编程案例M.北京：机械工业出版社，2003. 附录总调用代码：LIBRARY ieee;USE ieee.std_logic_1164.all; LIBRARY work;ENTITY FUJIEQILL IS PORT(clk : IN STD_LOGIC;data_0in : IN STD_LOGIC_VECTOR(7 DOWNTO 0);data_1in : IN STD_LOGIC_VECTOR(7 DOWNTO 0);data_2in : IN STD_LOGIC_VECTOR(7 DOWNTO 0);data_3in : IN STD_LOGIC_VECTOR(7 DOWN

37、TO 0);q : OUT STD_LOGIC);END FUJIEQILL;ARCHITECTURE bdf_type OF FUJIEQILL IS COMPONENT nmkzqPORT(clk : IN STD_LOGIC;b : OUT STD_LOGIC;a : OUT STD_LOGIC_VECTOR(2 DOWNTO 0);END COMPONENT;COMPONENT sxcsqPORT(b : IN STD_LOGIC;s3 : OUT STD_LOGIC;s2 : OUT STD_LOGIC;s1 : OUT STD_LOGIC;s0 : OUT STD_LOGIC);E

38、ND COMPONENT;COMPONENT nmcsqPORT(sx : IN STD_LOGIC;data_in : IN STD_LOGIC_VECTOR(7 DOWNTO 0);k : IN STD_LOGIC_VECTOR(2 DOWNTO 0);cout : OUT STD_LOGIC);END COMPONENTCOMPONENT and_4PORT(a : IN STD_LOGIC;b : IN STD_LOGIC;c : IN STD_LOGIC;d : IN STD_LOGIC;y : OUT STD_LOGIC);END COMPONENT;COMPONENT d_tri

39、gPORT(clk : IN STD_LOGIC;d : IN STD_LOGIC;q : OUT STD_LOGIC);END COMPONENT;SIGNALSYNTHESIZED_WIRE_0 : STD_LOGIC;SIGNALSYNTHESIZED_WIRE_1 : STD_LOGIC;SIGNALSYNTHESIZED_WIRE_14 : STD_LOGIC_VECTOR(2 DOWNTO 0);SIGNALSYNTHESIZED_WIRE_3 : STD_LOGIC;SIGNALSYNTHESIZED_WIRE_5 : STD_LOGIC;SIGNALSYNTHESIZED_WIRE_7 : STD_LOGIC;SIGNALSYNTHESIZED_WIRE_9 : S