集成电路实验报告

1、实验一  EDA软件实验实验性质：验证性 实验级别：必做开课单位：信息与通信工程学院信息对抗专业 学时：4学时一、实验目的：1、了解Quartus II软件的功能。2、初步掌握Quartus II的VHDL输入方法。3、掌握Quartus II的原理图文件输入和元件库的调用方法。4、掌握Quartus II软件元件的生成方法和调用方法。5、掌握Quartus II编译、功能仿真和时序仿真。 6、掌握Quartus II原理图设计、管脚分配、综合与实现、数据流下载方法。7、了解所编电路器件资源的消耗情况。二、实验器材：计算机、Quartus II软件与Modelsim三、实验内容：1、

2、本实验以8位二进制加法器为例，在Quartus II软件平台上完成设计电路的VHDL文本输入，编辑，编译，仿真，关键分配和编程下载等操作。下载芯片选择Altera公司的FLEX10K系列的EPF10K10LC84-3器件。2、用步骤1所设计的8位二进制加法器的VHDL文件生成一个adder8的元件，在Quartus II软件原理图设计平台上完成adder8元件的调用，用原理图的方法设计一个8位二进制加法器，实现编译，仿真，管脚分配和编程下载等操作。五、实验结果截图实验二 组合逻辑电路的VHDL语言实现实验性质：验证性 实验级别：必做开课单位：信息与通信工程学院信息对抗专业 学时：2学时一、实验

3、目的：1、掌握VHDL语言设计基本单元及其构成2、掌握用VHDL语言设计基本的组合逻辑电路的方法。3、掌握VHDL语言的主要描述语句。二、实验器材：计算机、Quartus II软件与Modelsim三、实验内容：1、用VHDL语言实现带使能端的3-8译码器的设计并实现功能仿真。2、用VHDL语言实现优先编码器的设计并实现功能仿真。3、用VHDL语言实现四选一选择器的设计并实现功能仿真。四、实验步骤及实验结果截图（一）、用VHDL语言实现带使能端的3-8译码器的设计并实现功能仿真。（二）、用VHDL语言实现优先编码器的设计并实现功能仿真。（三）、用VHDL语言实现四选一选择器的设计并实现功能仿真

4、。实验三 时序逻辑电路的VHDL语言实验实验性质：验证性 实验级别：必做开课单位：信息与通信工程学院信息对抗专业 学时：2学时一、实验目的：1、掌握用VHDL语言设计基本的时序逻辑电路及仿真。 2、掌握VHDL顺序语句和并行语句的异同3、掌握触发器同步复位和异步复位的实现方式。4、掌握Quartus II软件时钟的加入方法。5、掌握信号和变量的主要区别。二、实验器材：计算机、Quartus II软件与Modelsim三、实验内容：1、设计带使能的递增计数器2、在步骤1的基础上设计一带使能的同步（异步）复位的递增（递减）计数器3、在步骤1的基础上设计同步（异步）清零的同步（异步）复位的递增（递减

5、）计数器四、实验步骤：1、设计带使能的递增计数器。2、在步骤1的基础上设计一带使能的同步复位的递增计数器并实现时序仿真。3、在步骤1的基础上用信号设计一带使能的同步复位的递增计数器并实现时序仿真。4、用变量设计一带使能的同步复位的可增可减计数器并实现时序仿真，比较信号和变量的不同。5、在步骤1的基础上设计异步清零的异步清零的递增（递减）计数器，和步骤二中同步设计比较，清零信号和时钟信号位置不同时仿真结果有何不同，同时理解VHDL语言顺序语句和并行语句的区别。五、实验结果截图：实验四 VHDL层次化设计方法实验实验性质：验证性 实验级别：必做开课单位：信息与通信工程学院信息对抗专业 学时：2学时

6、一、实验目的：1、掌握用VHDL语言层次化设计的基本方法。 2、掌握GENERATE语句的用法。二、实验器材：计算机、Quartus II软件与Modelsim三、实验内容：设计一8位异步计数器，它的上一位计数器的输出作为下一位计数器的时钟信号，一级一级串行连接构成一个异步计数器。各个D触发器模块采用VHDL语言编写，分别用原理图和VHDL语言元件例化语句的方法实现8位异步计数器的设计。四、实验步骤：（一）、在原理图中调用VHDL生成的D触发器模块实现8位异步计数器的设计 1、在Quartus II环境中新建vhdl文本编辑文件，设计带清零端的D触发器并编译仿真。 2、将步骤1所设计的D触发器

7、生成一个元件。3、新建原理图文件，调用步骤2所生成的D触发器元件，在原理图中实现8位异步计数器。（二）、用VHDL的COMPONENT语句调用VHDL生成的D触发器模块实现8位异步计数器设计。 1、在Quartus II环境中新建vhdl文本编辑文件，设计带清零端的D触发器并编译仿真。2、在同一个程序中用COMPONENT语句实现8位异步计数器的设计。实验五 VHDL状态机设计实验实验性质：设计性 实验级别：必做开课单位：信息与通信工程学院信息对抗专业 学时：2学时一、实验目的：1、掌握用VHDL语言状态机设计的基本方法。 2、掌握VHDL语言设计状态机的仿真方法。二、实验器材：计算机、Qua

8、rtus II软件与Modelsim三、实验内容：设计一个存储控制器状态机，要求存储控制器能够根据微处理器的读周期和写周期分别对存储器输出写使能信号和读使能信号。存储控制器有四个输入信号：准备就绪信号、微处理器读写信号和复位，时钟信号。 控制器状态转移图如图所示：四、实验步骤：1、在Quartus II或Modelsim环境中新建vhdl文本编辑文件，采用VHDL设计存储控制器状态机。2、写出存储控制器TestBench。3、在Quartus II或Modelsim中对设计的存储控制器仿真。参考程序如下：1、存储控制器程序library ieee; use ieee.std_logic_116

9、4.all;entity memory_controller is port (ready: in std_logic; rst,clk: in std_logic; rd_wr: in std_logic; we: out std_logic; oe: out std_logic );end memory_controller;architecture state_machine of memory_controller is type state_type is (idle,decs,readm,writem); signal present_state,next_state : stat

10、e_type; signal weable,oeable:std_logic; begin -process1-state decodernextstate_logic:process (present_state,ready,rd_wr)begincase present_state iswhen idle=> if(ready='1') thennext_state<=decs;else next_state<=idle;end if;when decs=>if (rd_wr='1') thennext_state<=readm

11、;else next_state<=writem;end if;when readm=>if (ready='1') thennext_state<=idle;else next_state<=readm;end if;when writem=>if (ready='1') then next_state<=idle;else next_state<=writem;end if;end case;end process;-process2- -state regstate_reg:process(rst,clk)begi

12、nif(rst='1') thenpresent_state<=idle;elsif (clk'event and clk='1') thenpresent_state<=next_state;end if;end process; -process3- output decoderoutput_logic:process(present_state,weable,oeable)begincase present_state iswhen idle =>weable <='0'oeable <='0'when decs =>weable <='0'oeable <='0'when readm =&