实验一1位二进制全加器的设计

1、龙 岩 学 院实 验 报 告班级 学号 姓名 同组人 实验日期 室温 大气压 成绩 实验题目：基于原理图输入法的1位二进制全加器的设计1、 实验目的1、学习、掌握quartus开发平台的基本使用。2、学习基于原理图输入设计法设计数字电路的方法，能用原理图输入设计法 设计1位二进制半加器、1位二进制全加器。3、学习eda-v型实验系统的基本使用方法。二、实验仪器 装有quartus软件的计算机一台、eda系统实验箱、导线若干3、 实验原理半加器只考虑两个1位二进制数相加，而不考虑低位进位数相加。半加器的逻辑函数为 式中a和b是两个相加的二进制数，s是半加和，c是向高位的进位数。表1为半加器真值表

2、。 表1 abcs0000010110011110 显然，异或门具有半加器求和的功能，与门具有进位功能。其逻辑图跟逻辑符号如下图： 全加器除了两个1位二进制数相加以外，还与低位向本位的进位数相加。表2为全加器的真值表。表2aibici-1cis0000000101010010111010001101101101011111 由真值表可得出逻辑函数式 式中，ai和bi是两个相加的1为二进制数，ci-1是由相邻低位送来的进位数，si是本位的全加和，ci是向相邻高位送出的进位数。其逻辑图跟逻辑符号如下图所示：四、实验内容1、根据1位二进制半加器、1位二进制全加器的真值表，设计并画出1位二进制半加器的

3、原理框图，由半加器及门电路设计并画出1位二进制全加器的原理框图（最终设计的是1位二进制全加器）。2、用quartus原理图输入输入法输入1位二进制半加器的原理框图，并进行编译。如有输入错误，修改后再进行编译。4、根据1位二进制半加器的工作原理，选择输入合适的输入信号和波形及其输出信号，进行仿真，得到器件的输入与输出波形，验证设计是否正确。5、创建1位二进制半加器的的元件图形符号。6、用quartus原理图输入输入法输入1位二进制半加器的原理框图（要求用半加器及门电路设计），并进行编译，仿真。7、确定实验箱电源关闭的情况下，连接好下载线，然后打开实验箱电源，对器件进行编程下载。8、编程下载成功后

4、，关闭实验箱电源，拆除下载线，按器件引脚设定及功能要求，连接好各测试线，进行硬件测试验证。五、实验步骤1、半加器的设计（1）、原理图（2） 一位半加器的仿真结果如下图所示：（3）建立一位半加器half_adder工程library ieee;use ieee.std_logic_1164.all;entity half_adder isport(a,b: in std_logic;s,co: out std_logic);end entity half_adder;architecture rtl of half_adder is-signal abc:std_logic_vector(1 d

5、ownto 0);begins <= not(a xor(not b);co <= a and b;end architecture hd;2、 全加器的设计（1） 将半加器设置为部件执行菜单【file】->【create/update】->【create symbol file for current file】（2） 完成部件连接（3） 全加器的vhdl语言library ieee;use ieee.std_logic_1164.all;entity full_adder isport(a,b,ci: in std_logic;s,co: out std_logic

6、);end full_adder;architecture fd1 of full_adder iscomponent half_adderport(a,b: in std_logic;s,co: out std_logic);end component;signal t1,t2,t3: std_logic;beginu1: halfadd port map( a=>a,b=>b,s=>t1,co=>t2);u2: halfaddport map( a=>ci,b=>t1,s=>s,co=>t3);co <= t2 or t3;end architecture fd1;3、程序下载（1） 首先将实验系统和并口通信线连接好（2） 根据引脚锁定连接导线（3） 所有连线连接好后打开eda实验电源（4） 执行【tools】->【programmer】模式选择jtag（5） 所有配置选择完毕，点击start结果分析：通过观察实验箱led