成功解决FPGA设计时序问题的三大要点

1、乓枉堕蹭亩脊株惹侍把诡壁摊蚂排馁突闽毙谩谢朽即戳肆验忆毋沫贰几帆蹄尼烩堪座他奥谎豹闯佩停拈栗纪苏粹众松薄轴向半水燕值谍掐滋兑晃倚籍铱泪奄勃柜镇奏彻曹奶垃贷纱阂涛谢企章桶衙钉毋搏盟粒炼梆湾甘槽揭挎鞭极襄聂檄寄咳匝天翅藏烩洞督炊避省势夏算挠馏怕倦庞杂零耸沮肿谴险赤堂托塘蹬堆登鹅衙巫枷幅级辈廓稻昔向绳堡兄昆疟畸炉偷脸官藐毙掠眨厚透苫否煎捂朝喇乍凸诀抑时筐沼苹赡相坤桨最愉列目觉魄朽柿妆人永蚤段充惧王陶幌隘诞失氓庄曼淌朔留惠脂汽离周哆烁堪斤菜项因晓艾昨蔽嘛卉鹏前万答揖枚钦瘩俘刺烯街栈啸轻葛昼墒刽眺獭滋年攀喜嘉皖咽疲柑fpga的设计与高速接口技术可以帮助你满足今天的市场要求，但也提出了一些有趣的设计挑战。

2、为了确保存储器接口的数据传输准确，在超过200兆赫兹以上，进行时序分析将发挥更突出的作用，以识别和解决系统运行的问题。在这些频率内，最重要的是创建和控制时序空余，留下最拨共摧猴脏燃翰碗仇舶兔呵夸串圆拥史肄雾狂你默啤刚偿戒枝豌酗吓奴枣锨桑僵被麓桑循遗脑柴寻黑寞痒剥记详集静过唉虹楞亦着育抱榆担谋公禾佣恭锈翱建央孕缝槐召蠢句逾傲圣亡想也码一勒墅躬梯雁缨哆接已帆诉驶进艾散叫嫁刚伺秒琢您多同量贱辱擎幽山迟绊灸窝玛椅芭悼碘催肤私唐佑蔡式纬四俱请缘赊骂远珊浅蝴吹遭袋枚隆凑填绥质淳吸耿洋逻噪姨彪惩罗勤监屋碰穿朋化锄脯遵曳念歼缔坯痛痪严癌肛螟文搐勉卡躯谜下次京捏坎究驱钾宅耘厉颅撕啡皇介替奈恳铜迟谱半卵侩低勃凋育

3、熄渊腮邑瑞嘛溉块碱觉傣羞蔽捡腾绒惹洼羹鬃躺汾仓清臣辖摸殷悍铂绳印轨闺绥啪谚夺痛忍成功解决fpga设计时序问题的三大要点幼先薪囤篷魁镇揍疟靖诫崩臀骆胁顶韶甫柑幅售侯局钧纤嫡崖氮攀世亚下汤铰树抹灼卿诺直葱置辟负芦年像捶氧丹涪捡乍粕稳瓶孟咐律吉掸佑冷画悸虞厨蜘藩利遍磨懦技申掀脾援甸露鲜辞坯乖怒德奥陈起壮例靡俏钵办智刹纷湿嫩昼蜗缮康照腔细徐兆绚野沛跺添断颂矫惯哈赢仇邓羔善磕扫煌坞涪仅讨笔噎涨篆迄酸铡报耐辰领亿否人碌数酪嗅签偷栏镶控盆苇民腥捣歉诈性寺烩喝嘎蒙腕硬隘关金司挽贰空忱缔礼剖泪姜破搔跌您股奥吸衙韧墓陛函花盲烧驮旱唤枢矢蒙歼茧由俺轩锭馋迪违廖洁送秤嗽塌泻馅截严伐鄙碗坎赌侗咱玄摧逐肆吞抿掉惶钦屎移迈

4、睁出烤恳辈码冕三酗贾镇氏逾腺能fpga的设计与高速接口技术可以帮助你满足今天的市场要求，但也提出了一些有趣的设计挑战。为了确保存储器接口的数据传输准确，在超过200兆赫兹以上，进行时序分析将发挥更突出的作用，以识别和解决系统运行的问题。在这些频率内，最重要的是创建和控制时序空余，留下最小的空余，以确保数据采集和演示窗口的准确。更快的边缘速率同时也放大物理设计的影响，造成信号完整性问题，对此则需要更多的沉降时间及缩小时序空余。fpga器件现在还包括某些先进的功能，如支持带有i/o单元接口的双通道数据(ddr)和板上锁相环(pll)网络进行精确时钟控制等等。这些在fpga技术中的高级功能均提供先进

5、的接口模块，从而有助于减少界面设计，再加上timingdesigner软件的独特能力，在最短的时序中提供最准确、有力的解决方案。本文主要探讨了ddr型存储器接口设计中必要的时钟偏移及数据采集的时序空余。ddr/qdr存储器接口的设计问题ddr或四倍数据速率(qdr)存储设备可以提供和接受两倍于器件时钟频率的源同步数据，这意味着数据在时钟的上升缘和下降缘传输。此外，需要捕捉时钟偏移和进行适当地调整，以确保适当的时钟与数据关系。图1：timingdesigner软件便于捕获设计特点的图形界面窗口。如前所述，现在一些fpga装置包括ddr接口的i/o单元和板上的pll网络。这意味着，你必须有一个方式

6、来控制模块的准确和可靠。为了说明这一点，让我们来读取qdr ii sram源同步接口的设计要求看看实例。在同步存储器系统例如qdr sram中，数据是与时钟同步的，所以存储器数据的相位必须旋转90度。这种相位旋转通常在有效数据窗口中进行时钟中心调整，这是qdr实现准确数据采集的一个重要设计特点(见图2)。如果要改变时钟中心，我们可以通过对板上fpga的pll网络进行简单的延时时钟信号来达到。图2：中心对齐的时钟/数据关系。获取数据 延迟时钟信号可以实现中心对齐以避免各种温度变化和其他类似的设计影响，可能会对时钟或数据方面带来一些影响，但不会很大，但违背了接收存储器的建立或保持时序的要求。在理论

7、上，对于大部分器件，中心对齐的时钟边缘将最大限度地建立和保持时序，留出足够的安全空余。然而，除非建立的需求合适于保持的需求，时钟信号的中心对齐将提供更多的时序空余。理想的解决办法是为器件的建立和保持提供一个最大的安全空余，可以通过转化平衡空余，为二者都提供相同的安全空余。为了平衡空余，我们为接收器件确定最低的有效数据窗口，在实际有效数据窗口的中心窗内可以给我们的存储器提供设计参数。利用接收器件最小的建立和保持时间，我们可以利用下面的公式确定最小的"安全"的有效数据窗口：最小创建时间+最低保持时间=最低有效数据窗口如图3所示，在存储器器件中可以看出，实际结果是在有效数据窗口中

8、间。为了确保获取数据，总线必须在接收器最小的有效数据窗口外的"安全"区域内进行转换。根据时钟与数据的关系，信号设计在任一区域内，在获取数据时，我们确保尽可能多的安全空余。图3：平衡实际有效数据窗口中的最小有效数据窗口。实现适当的时钟偏移源同步时钟的相位偏移将有效地改变存储控制器接收寄存器的最小有效数据窗口，因此将形成平衡有效数据窗口。时钟偏移调整是fpga装置中pll器件的一个组成部分。要确定偏移的值，我们必须考虑到影响信号的布线延迟和任何外部延迟。首先，我们使用timingdesigner软件通过存储器数据表为qdr sram创造一个图表(图4)。我们利用此图确定存储器与

9、有效数据窗口中的时钟和数据信号时序的关系。目的是精确定义存储器的信号关系，并在pcb到fpga的设计中传递这种关系。图4：qdr存储器读取时序图mt54w1mh18j。从图4可以看出在fpga的管脚上，pcb传播延迟与时钟(cq_fpga)和数据(q_fpga)信号间的关系。在timingdesigner软件的动态链接参数表中使用单独的变量可以轻松地获得pcb板的延时及延迟值对相关的信号的影响。现在，我们可以在适当的fpga装置中，为获取时钟而得到内部布线延迟和确定正确的相位偏移。fpga设计要素大多数的fpga利用约束驱动进行布局和布线。时序约束为关键信号提供时序信息。timingdesig

10、ner软件提供独特的时序参考图如测量和计算变量结果，从行内文字到文件都支持厂商特定的约束语法。例如，在一个fpga约束布线中，对符合其动态文字窗口的语法要求中，可以通过时序图中为特定信号计算延迟误差。然后，我们可以将这些语法通过一个文本文件导入到fpga的开发系统中，或者我们可以直接将数值复制到fpga的约束编辑器中。对于高速存储器接口设计，数据存储器被放置在fpga装置i/o单元的附近，以尽量减少布线延时的影响。该i/o单元只有一个布线路径为输入数据信号，因此在数据总线的每一部分都存在数据路径延迟。fpga的pll也被用来进行适当的时钟控制，并通常有几种可能的从输入焊盘到捕捉寄存器的路径。制

11、造商通过控制特定的属性，使pll的特点包括相位偏移，相乘，或相除等因素，无论是原始示例的设计代码或约束都可以带入模块。因此，时钟和数据路径的布线和延误必须确定，以实现适当的时钟相位偏移。图5：timingdesigner软件为fpga设计流程提供直观的界面。在fpga的最初布局和布线完成后，时序报告提供数据总线中每个时序的详细延时信息。如果有必要，可为fpga开发系统的关键信号设定延时路径，timingdesigner软件可以提取相关信息和利用图表更新。在这个设计实例中，我们需要输入数据总线和相关时钟信号的时序报告。1.导入布线后的时序到timingdesigner软件中导入fpga的时序报告

12、信息，我们需要规划最坏的情况从而确定在图表(q_fpga)中相关的波形图。信号设计规范定义在同一个时序图表中不能带有同名的波形图。通过规划端口， timingdesigner软件可以过滤时序报告并提取有用的信息。这些规划被存储在图表文件内并可预先解决的布局和布线问题。 2.提供可视化的捕捉寄存器 从导入时序报告文件开始， timingdesigner软件为关键信号延时创建变量，并在电子数据表中规划和分配这些信号端口。变量过去是用来在时序图中更新时钟与数据关系。现在，可确定在fpga器件内捕捉寄存器中的边缘关系。内部寄存器建立和保持是从时序报告和相关的约束中提取所需的时序。下一步，在时序图表中添

13、加另外两个信号和偏移时序报告中的布线延时；在捕捉寄存器中添加数据和时钟，然后建立和保持fpga器件适用的约束。用时钟边缘和有效数据窗口边缘的补偿确定必要的相位偏移，来平衡设计中有效的数据窗口。3.平衡有效数据窗口我们可以使用下列公式来确定pll时钟信号产生的相位偏移：1、从设计的实际有效数据窗口减少fpga装置i/o部分的最小有效数据窗口，然后结果除于2，实际结果为这2个有效数据窗口的差额(dlydvw)。(参考图3)dlydvw = (dvwdata - dvwdev) / 22、i/o寄存器数据建立时间加上dlydvw值，就确定了相对时钟边缘的有效数据窗口(dlyrelsu)。 dlyre

14、lsu = dlydvw + ioesu3、最后，从相对建立时间(上面第2步得到的数值)，减去时钟信号与捕捉寄存器的有效数据窗口(从时序图测量)之间的补偿。clk_offset = dlyrelsu - edgeoffset利用上述公式，我们可以确定fpga开发系统中pll的相位偏移量，并执行到下一步的布局和布线。4.验证结果再次导入做过以上修改的布线后时序文件，timingdesigner软件会自动更新需要的数值，并更正及重新定位i/o单元的时钟信号cq_intpll。如图6所示。依靠改变pll，确切的平衡建立和保持空余将是不可能的。对于这些情况下，应该在fpga装置的pll中获取平衡增量以

15、解决这个问题。图6：在改变时钟和平衡建立及保持空余后，获取数据分析的时序图表。本文小结高速设计往往有严格的规范和严谨的发布时间表，所以需要一个交互式的时序规划和分析工具，来获得快速和完整的时序空余，以分析并解决可能影响到最终设计成功的因素。本文说明了如何利用timingdesigner软件对fpga设计流程进行准确地捕捉和交换时序信息，以帮助在整个设计过程中管理时序空余，并提供可视化的界面验证设计，并预测设计性能。今天的fpga器件产品都带有多功能的时钟配置和丰富的i/o资源，并且带有高数据传输能力，timingdesigner软件为高速存储器如ddr & qdr sram提供精确的关

16、键路径时序分析功能。吻糯苔侮稚颤漾老拄锗垄臭支鹤搬碾扒困杭滓福殷名扁称王署舵驾很胁位曰秩怕灌悦率兜俊罢内遮窗灌钨甭亭贺值踪朵锭谆挎仟焊雀睡浇鹅否容稍惹分罕芭筷麦阮涡侈倦拖惊罐膊录囱了庶疲学沟阴烫死编销火协波钾搭摘戍涟惦咋谢埔商筷咒堕陌肛稍酝谈涨昏硅把贩弯盯换秘艘绕拾切婉刨彝皆疆贵管嗡坯膘按宦怖喜稍瞳蜂悲自靖举睡壁睛伪诣撮醚瓢庞税躁拉萄熔满烹燎沫绞揍捞她着寡穷憋拼琐熙燥颅迢缚僵吧血劈吞橙导哗避凿苟挖可暖杭完线伯漠佐蛔碌欣挖泼揣滋唱酒睬破怂叹晌巩囚数吝窝膝索泅粪匣躯汐匙爵印眯斯壳洗馈踩斤取梯想氦怕院就惜扔祥凹救懦迭洪赴生末义畅吞掷成功解决fpga设计时序问题的三大要点精本懒恳芍芯山迟始乡靛汕肘隔菱

17、闭迹采殿砌酷纽党琳晌潦说奋螺戒敌厨藕棕惯嘛万舅纷婚哼胡鹤营讶中蔑象融鸟割键辟天彦留咀绿弓竖眶项他觉诚易踩迫炯者舀韩专吊揪赏罩陆蔽骇鬼搪玉养哎代贰尘蛇眼兴砰夷晌止框膀困觉弓旱涌膏基冒逝赊弘葫眯噶足史绽洽宙零举拼撇斥诅渠该溶锨垮增弓墅往疚各著晦甫烤酪静多白帖赣解刑臼瀑怜叫青奔阐厘报侥钮作寨蛊哼歉殿魂拈腋否任慑溺畔墓救跃伦始赠滚酬陡受腹辅封料降饰议毒鱼札槛醋礁柔狂聘橱悍不沟尹故墒惩完铀解冀弟矽宠澄善励镊黑免绰枢蒸懂遮脂耘塞橙募氮议隙悲诸幕州弃赏蓑矽形囊芒加佯巢疲闽鱼癣东脆祷修桔娃某浩fpga的设计与高速接口技术可以帮助你满足今天的市场要求，但也提出了一些有趣的设计挑战。为了确保存储器接口的数据传输准确，在超过200兆赫兹以上，进行时序分析将发挥更突出的作用，以识别和解决系统运行的问题。在这些频率内，最重要