位和位的微处理器PPT课件

1、本章学习重点 8086的编程结构，尤其是寄存器组； 8086标志寄存器各个标志的含义； 8086的读写时序、总线操作和中断机制； Pentium的先进技术； Pentium的工作方式； Pentium的原理结构、寄存器组和描述符； Pentium的主要信号； Pentium的总线状态； Pentium的中断机制和中断描述符表； Pentium的段页两级保护机制。第1页/共116页微处理器的性能描述字长：指CPU能同时处理的数据位数，也称为数据宽度。字长越长，计算能力越快，速度越快。主频：CPU的时钟频率，这和CPU的运算速度密切相关，主频越高，运算速度越快。第2页/共116页2.1 16位微处

2、理器80862.1.1 8086的编程结构2.1.2 8086的引脚信号和工作模式2.1.3 8086的操作和时序2.1.4 8086的存储器编址和I/O编址第3页/共116页2.1.1 8086的编程结构 8086是Intel系列的16位微处理器，有16根数据线和20根地址线。 编程结构是指从程序员和使用者的角度看到的结构。 从功能上，8086分为两部分: 总线接口部件（BIU）:负责与存储器、I/O端口传送数据。 执行部件（EU）：负责指令的执行。第4页/共116页微机原理 第二章 IA-32结构的微处理器(5)80868086的内部结构2.2 8086/8088微处理器第5页/共116页

3、1.总线接口部件4个段地址寄存器， CS 16位的代码段寄存器 DS 16位的数据段寄存器 ES 16位的附加段寄存器 SS 16位的堆栈段寄存器16位的指令指针寄存器IP20位的地址加法器6字节的指令队列缓冲器2.1.1 8086的编程结构第6页/共116页2. 执行部件 4个通用寄存器，即AX、BX、CX、DX 4个专用寄存器，即BP、SP、SI、DI 标志寄存器 算术逻辑部件 2.1.1 8086的编程结构第7页/共116页状态标志寄存器F（9个状态标志位) 状态标志：状态标志用来反映EU执行算术和逻辑运算以后的结果特征。标志名称值为0值为1CF进位无进位或借位有进位或借位PF奇偶有奇数

4、个1有偶数个1AF辅助进位低4位无进位或借位低4位有进位或借位ZF零结果不为0结果为0SF符号结果为正数结果为负数OF溢出无溢出有溢出2.1.1 8086的编程结构第8页/共116页控制标志位：控制CPU的操作标志 名称值为0值为1DF方向数据串指令以地址的递增顺序对数据串进行处理数据串指令以地址的递减顺序对数据串进行处理IF中断允许关中断开中断TF陷阱CPU正常工作单步运行2.1.1 8086的编程结构第9页/共116页2.1.1 8086的编程结构3. 8086的总线周期的概念 CPU是一个复杂的时序数字逻辑，其所有的操作都必须在统一的时钟下完成。由片外输入CLK引脚的时钟脉冲信号，是系统

5、定时的基本脉冲，其频率称为主频，其周期称为时钟周期，有时时钟周期又称为T状态。时钟周期是CPU执行各种操作的最小时钟单位。 总线周期，指的是8086CPU通过总线，执行一次访问存储器或访问IO端口的操作或操作的时间。若执行的是数据输出(从CPU)，则称为写总线周期；若执行的是数据输入(到CPU)，则称为读总线周期。第10页/共116页典型的8086总线周期波形图CLKT1总线周期总线周期地址 缓冲数据地址 缓冲数据地址/数据总线T2T3T4T1T2T3T4 T2状态，总线的高4位输出状态信息 T1状态，发地址信息 T3状态，高4位状态信息，低16位数据 T3之后，可能插入TW 在T4状态，结束

6、。 在8086中，一个最基本的总线周期由4个时钟周期组成， 因此基本总线周期用T1，T2，T3，T4表示第11页/共116页2.1.1 8086的编程结构第12页/共116页2.1 16位微处理器80862.1.1 8086的编程结构2.1.2 8086的引脚信号和工作模式2.1.3 8086的操作和时序2.1.4 8086的存储器编址和I/O编址第13页/共116页2.1.2 8086的引脚信号和工作模式 1.最小模式和最大模式的概念 (1)最小模式:在系统中只有一个微处理器。(2)最大模式：两个或多个微处理器（主处理器、协处理器） 8087：数值运算协处理器，实现多种类的数值操作，如高精度

7、的整数和浮点运算，也可以进行超越函数（如三角函数、对数函数）的计算 8089：输入/输出协处理器，有一套专门用于输入/输出的指令系统，直接为输入/输出设备服务。第14页/共116页2.8086/8088的引脚信号和功能 数据线和地址线复用 有16根数据线 第21脚(RESET)为输入复位信号 第22引脚为“准备好”(READY)信号 高4位地址和状态线复用 2.1.2 8086的引脚信号和工作模式 VCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLDHLDAWRM/IODT/RDENALEINTATESTREADYRESET8086GNDAD14AD

8、13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND第15页/共116页VCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLDHLDAWRM/IODT/RDENALEINTATESTREADYRESET8086GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDGND VCC:地和电源AD15AD0:地址/数据复用A19/S6A16/S3地址/状态复用S6:8086当前与总线相连S5:IF的值S4、S3:当前使用

9、的段寄存器BHE/S7 :高8位数据总线允许/状态复用NMI:非屏蔽中断输入 INTR:可屏蔽中断请求信号输入 RD:读信号输出 CLK:时钟输入 RESET:复位信号输入 READY :“准备好”信号输入 TEST:测试信号输入 MN/MX:最小和最大模式控制输入 2.1.2 8086的引脚信号和工作模式 第16页/共116页VCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLDHLDAWRM/IODT/RDENALEINTATESTREADYRESET8086GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3A

10、D2AD1AD0NMIINTRCLKGNDINTA:中断响应信号输出 ALE:地址锁存允许信号输出 DEN:数据允许信号DT/R:数据收发信号输出 3.最小模式 2.1.2 8086的引脚信号和工作模式 M/IO:存储器/输入输出控制信号输出WR:写信号输出 HOLD:总线保持请求信号输入 HLDA:总线保持响应信号输出 第17页/共116页2.1.2 8086的引脚信号和工作模式 8086在最小模式下的典型配置第18页/共116页最小模式连接特点： MN/MX端接+5V 1片8284A作为时钟发生器 地址锁存器 存储器和外设较多时，需要总线收发器2.1.2 8086的引脚信号和工作模式 第1

11、9页/共116页2.1.2 8086的引脚信号和工作模式 M/IO、RD、WR信号的关系第20页/共116页 8284A和8086的连接2.1.2 8086的引脚信号和工作模式 第21页/共116页4. 最大模式 QS1、QS0:指令队列状态信号输出 S2#、S1#、S0#:总线周期状态信号输出 LOCK#(lock):总线封锁信号输出 RQ#/GT1#、RQ#/GT0#:总线请求信号输入、总线授权信号输出 2.1.2 8086的引脚信号和工作模式 VCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDRQ/GT0RQ/GT1LOCKS2S1S0QS0QS1T

12、ESTREADYRESET8086GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND第22页/共116页8086在最大模式下的典型配置 ：2.1.2 8086的引脚信号和工作模式 第23页/共116页2.1 16位微处理器80862.1.1 8086的编程结构2.1.2 8086的引脚信号和工作模式2.1.3 8086的操作和时序2.1.4 8086的存储器编址和I/O编址第24页/共116页2.1.3 8086的操作和时序 8086的主要操作: 系统的复位和启动操作； 暂停操作； 总线操作； 中断操作； 最小模

13、式下的总线保持； 最大模式下的总线请求/允许。 第25页/共116页2.1.3 8086的操作和时序 1. 系统的复位和启动操作 第26页/共116页2.1.3 8086的操作和时序 第27页/共116页2. 总线操作8086最小方式下的总线读操作8086最小方式下的总线写操作 2.1.3 8086的操作和时序 第28页/共116页微机原理 第2章 16位和32位的微处理器(29)补充概念：堆栈 堆栈主要用于暂存数据和在过程调用或处理中断时暂存断点信息。 堆栈：在存储器中开辟的一片数据存储区，这片存储区的一端固定，另一端活动，且只允许数据从活动端进出。采用“先进后出”的规则 。 堆栈的组织：堆

14、栈指示器SP，它总是指向堆栈的栈顶堆栈的伸展方向既可以从高地址向低地址，也可以从低地址向高地址。8086/8088的堆栈的伸展方向是从高地址向低地址。 演示第29页/共116页2.1.3 8086的操作和时序 3.中断操作和中断系统（1）什么是中断？8086的中断有哪些类型？中断是指当CPU正在执行程序时，外设(或其它中断源)向CPU发出请求，CPU暂停当前程序的执行，转向该外设服务(或称中断服务)程序，当中断服务程序运行结束后，返回原程序继续执行的过程。中断可分为内部中断（软件中断）和外部中断（硬件中断）除法错中断第30页/共116页(2) 中断向量和中断向量表 阅读课本P27到P28中断向

15、量和中断向量表部分的内容，思考如下问题： 8086有256种类型的中断，每一种类型的中断对应的中断服务程序的入口地址是不是固定的？系统怎样找到中断服务程序的入口地址？ 假设某系统中对应于中断类型号为30H的中断处理子程序从1234H:5678H开始，则中断向量应该怎样存放? 如果一个用户想定义某个中断，应该选择在什么范围？2.1.3 8086的操作和时序 第31页/共116页(2) 中断向量和中断向量表 中断向量：中断处理子程序的入口地址，每一个中断类型对应一个中断向量。 2.1.3 8086的操作和时序 中断处理中断处理子程序子程序中断类型码段基址偏移地址4偏移地址偏移地址CSIP段基址16

16、代码段中断向量表地址指针00000H003FFH第32页/共116页(3) 硬件中断 NMI INTR2.1.3 8086的操作和时序 第33页/共116页2.1.3 8086的操作和时序中断的基本过程： 中断检测 中断响应 中断处理 中断返回第34页/共116页(4) 硬件中断的响应和时序 阅读课本P29到P32页的相关内容，思考如下问题：简述8086的中断响应的总线周期可屏蔽中断的响应过程是怎样的？CPU实际执行的与之相对应的总线时序是什么？可屏蔽中断与不可屏蔽中断的处理有什么不同？ 一个可屏蔽中断请求到来时，通常只要中断允许标志为1，便可在执行完当前指令后响应，在哪些情况下有例外？ 80

17、86在中断响应期间为什么要将IF和TF清0？ 在对堆栈指针进行修改时，要特别注意什么问题？为什么？ 第35页/共116页第1个总线周期，通知外设，CPU准备响应中断；第2个总线周期，外设发送中断类型码2.1.3 8086的操作和时序 第36页/共116页(4) 硬件中断的响应和时序 可屏蔽中断的响应过程 ： 读取中断类型号（中断响应周期） 将标志寄存器的值推入堆栈（1个总线写周期） 把标志寄存器的IF和TF清零 将断点保护到堆栈中。 （2个总线写周期） 寻找中断向量，转入中断处理程序 （2个总线读周期）第37页/共116页(5) 中断处理子程序 2.1.3 8086的操作和时序 PUSH AX

18、 ;进一步保护中断现场 PUSH BX PUSH CX STI ;开放中断 ;中断处理的具体内容 POP CX ;恢复现场 POP BX POP AX RETI ;中断返回第38页/共116页(6) 软件中断 阅读课本P32到P33的相关内容，思考： 软件中断有哪些特点？ 在中断处理子程序和主程序的关系上，软件中断和硬件中断有什么不同之处？2.1.3 8086的操作和时序 第39页/共116页4. 最小模式下的总线保持利用HOLD和HLDA信号实现总线保持2.1.3 8086的操作和时序 第40页/共116页 5. 最大模式下的总线请求/授权利用RQ#/GT实现总线请求/授权2.1.3 808

19、6的操作和时序 第41页/共116页2.1 16位微处理器80862.1.1 8086的编程结构2.1.2 8086的引脚信号和工作模式2.1.3 8086的操作和时序2.1.4 8086的存储器编址和I/O编址第42页/共116页2.1.4 8086的存储器编址和I/O编址 1. 8086的存储器编址 第43页/共116页2.1.4 8086的存储器编址和I/O编址CS、DS、SS和其他寄存器组合指向存储单元的示意 ：第44页/共116页2.1.4 8086的存储器编址和I/O编址 分段编址的好处 程序中的指令只涉及16位地址，减短了指令长度，提高了执行程序的速度。在程序执行过程中，不需要在

20、1M空间中去寻址，多数情况下只在一个较小的存储器段中运行。 多数指令运行时，并不涉及段寄存器的值，而只涉及16位的偏移量。也为程序的浮动装配创造了条件。第45页/共116页2.1.4 8086的存储器编址和I/O编址 存储器中，有几个部分的用处是固定的： 00000003FFH:中断向量表 B0000HB0F9FH：单色显示器的显示缓冲区 B8000HBBF3FH：彩色显示器的显示缓冲区 FFFF0HFFFFFH ：无条件转移指令第46页/共116页微机原理 第2章 16位和32位微处理器(47)教育技术07级2.1.4 8086的存储器编址和I/O编址 存储器按字节组织，按字节分配地址 当存

21、放的数为一个字(16位，2个字节)时，则将字的高位字节放在高地址中，将低位字节存放在低地址中； 当存放的数是双字形式(地址指针数据)时，则将低字(偏移量）存放在较低地址中，高字（段基址）存放在较高地址中 。1FH1FH0CH0CH20H20H28H28H21H21H23H23H22H22H0BH0BH23H23H00H00H24H24H30H30H25H25H00H00H26H26H20H20H地址指针段基址：2000H偏移量：3000H字:0B23H字节数字节数地址第47页/共116页微机原理 第2章 16位和32位微处理器(48)2.1.4 8086的存储器编址和I/O编址 对存放的字，其

22、低位字节可以在奇数地址中(即从奇数地址开始存放)，这种方式为非规则存放，这样存放的字为非规则字； 若是低位字节在偶数地址中(即从偶数地址开始存放)为规则存放，这样存放的字称为规则字。1FH1FH0CH0CH20H20H28H28H21H21H23H23H22H22H0BH0BH23H23H20H20H非规则字280CH规则字200BH第48页/共116页微机原理 第2章 16位和32位微处理器(49)2.1.4 8086的存储器编址和I/O编址 若一个字是规则存放，则对它的存取可在一个总线周期完成，而非规则字的存取则需二个总线周期。A0=0:同时选中高位库和低位库，传送2字节;A0=1:只选中

23、高字节，传送1字节CS A19A1（高字节）奇地址存储体512K8CS A19A1（低字节）偶地址存储体512K8D15D8D7D0A19A1A0BHE高8位数据线低8位数据线第49页/共116页微机原理 第2章 16位和32位微处理器(50)2.1.4 8086的存储器编址和I/O编址操作操作A0A0BHEBHE数据线数据线存取规则字存取规则字0 00 0AD15-AD0AD15-AD0传送偶地址的一个字节传送偶地址的一个字节0 01 1AD7-AD0AD7-AD0传送奇地址的一个字节传送奇地址的一个字节1 10 0AD15-AD8AD15-AD8存取非规则字存取非规则字1 10 0AD15

24、-AD8AD15-AD8（第一个总线周期放低位数（第一个总线周期放低位数据字节）据字节）0 01 1AD7-AD0AD7-AD0（第二个总线周期放高位数（第二个总线周期放高位数据字节）据字节）第50页/共116页微机原理 第2章 16位和32位微处理器(51)2.1.4 8086的存储器编址和I/O编址练习1：有三个字数据，分别是1268H，0A132H，3630H，他们在8086系统存储器中的地址分别为21001H、21004H、21006H,请画出它们的存储示意图。练习2：有一个32位的地址指针2000：3210H存放在从22000H开始的存储器中，画出它们的存放示意图。第51页/共116

25、页2.1.4 8086的存储器编址和I/O编址2.8086的I/O编址一个n位的端口实际上是存取数据的一个n位寄存器。在系统设计时，要为每个端口分配一个地址，称为端口地址或端口号。第52页/共116页I/O端口的编址方式统一编址方式内存960KBI/0（64KB）00000HEFFFFHF0000HFFFFFH00000HFFFFFH0000HFFFFH独立编址方式内存（1MB）I/0（64KB）第53页/共116页2.1.4 8086的存储器编址和I/O编址8086的I/O端口采用独立编址方式8086允许有65535(64K)个8位的I/O端口，两个相邻编号的端口可以组合成一个16位端口第5

26、4页/共116页2.2 32位微处理器Pentium的先进技术1.先进的体系结构2.CISC和RISC相结合的技术3.超标量流水线技术4.先进的分支预测技术第55页/共116页第56页/共116页整数寄存器整数寄存器ALUALU(U(U流水线流水线) )ALUALU(V(V流水线流水线) )滚式移位器U U流水线流水线 V V流流水线水线控制部件8KB数据 Cache指令预取部件指令预取部件指令译码器指令译码器8KB代码 Cache控制ROMBTB分支目标缓冲器总线接口部件BIU分段部件与分页部件浮点处理部件FPU控制控制寄存器组寄存器组加法除法乘法TLBTLB8080323232323232

27、256预取地址指令指针64位数据32位地址64位数据总线32位地址总线控制总线第57页/共116页2.2 32位微处理器Pentium的先进技术1.先进的体系结构2.CISC和RISC相结合的技术3.超标量流水线技术4.先进的分支预测技术第58页/共116页CISC和RISC相结合的技术 复杂指令集计算机技术（complex instruction set computer,CISC) 指令系统中包含很多指令，既有常用指令，也有用得较少的复杂指令。 访问内存时采用多种寻址方式 采用微程序机制第59页/共116页 简化指令集计算机技术（reduced instruction ,RISC ) 指令

28、系统只含简单而常用的指令。指令的长度较短，且每条指令长度相同 采用流水线机制来执行指令。 大多数指令利用内部寄存器来执行。 Pentium的大多数指令是简化指令，保留了一部分复杂指令，对这部分指令用硬件来实现。CISC和RISC相结合的技术第60页/共116页2.2 32位微处理器Pentium的先进技术1.先进的体系结构2.CISC和RISC相结合的技术3.超标量流水线技术4.先进的分支预测技术什么是流水线？你能举出生活中的流水线的例子吗？第61页/共116页食堂里的流水线-汤粉第62页/共116页食堂里的流水线-汤粉打卡计费烫粉加调料加配菜10秒15秒30秒10秒65秒+=不采用流水线：4

29、65=260采用流水线：65+330=1554个人的服务时间：第63页/共116页3. Pentium的指令流水线技术 指令流水线技术的原理 指令流水线技术是一种将每条指令分解为多步，并让各步操作重叠，从而实现几条指令并行处理的技术。 程序中的指令仍是一条条顺序执行，但可以预先取若干条指令，并在当前指令尚未执行完时，提前启动后续指令的另一些操作步骤。这样显然可加速一段程序的运行过程。 第64页/共116页 Pentium的流水线的组成 Pentium的一条流水线含有5个流水线级。 指令预取级PF 首次译码级D1 二次译码级D2 执行级EX 回写级WB 流水线运行时，一条接一条的指令连续不断地送

30、到流水线，于是，在流水线全速运行时，同一个时钟周期内，多个部件分别对多条指令的不同步骤进行操作。第65页/共116页Pentium的指令流水线的运行第66页/共116页超标量流水线技术 在Pentium中，采用U和V两条流水线，每条流水线均含有独立的ALU、一系列寄存器、地址生成电路和连接数据的Cache接口。能够以并行方式在U、V两条流水线上同时执行两条指令。 阅读教材P43的Pentium的超标量流水线的运行，掌握U流水线和V流水线的配对规则，了解两条流水线的运行过程。思考： 在什么情况下V流水线会受阻？ 与U流水线上的指令不符合配对规则 U流水线中执行过程受阻第67页/共116页2.2

31、32位微处理器Pentium的先进技术1.先进的体系结构2.CISC和RISC相结合的技术3.超标量流水线技术4.先进的分支预测技术第68页/共116页2.2 32位微处理器Pentium的先进技术4. 先进的分支预测技术 MOV AX,0 MOV CX,100 AGAIN: ADD AX,CX DEC CX JNZ AGAIN MOV SUM,AX HLTAX0CX100AXAX+CXCXCX-1CX=0SUMAXHLT规律：大多数分支指令转向每个分支的机会不是均等的大多数分支转移指令排列在循环程序中结论：分支转移指令的转移目标地址是可以预测的，预测的依据就是前一次转移的目标地址即所谓的历史

32、状态。第69页/共116页 Pentium用分支目标缓冲器BTB(branch target buffer)来执行预测功能，它含有一个1KB容量的Cache，其中可以容纳256条转移指令的目标地址和历史状态。 当一条指令造成分支时，BTB检测这条指令以前的执行状态，并用此状态信息预测当前的分支目标地址，然后预取此处的指令。 高速分支预测技术 课外扩展：什么是动态分支预测？什么是静态分支预测？第70页/共116页2.4 Pentium的工作方式 实地址方式:系统初始化 保护方式：本性方式，最常用。 虚拟地址方式 系统管理方式第71页/共116页2.5 Pentium的原理结构 总线接口部件 U流

33、水线和V流水线 数据Cache 指令Cache 指令预取部件 指令译码器 控制ROM 分支目标缓冲器BTB 控制部件 浮点处理部件FPU 分段部件和分页部件 寄存器组第72页/共116页整数寄存器整数寄存器ALUALU(U(U流水线流水线) )ALUALU(V(V流水线流水线) )滚式移位器U U流水线流水线 V V流流水线水线控制部件8KB数据 Cache指令预取部件指令预取部件指令译码器指令译码器8KB代码 Cache控制ROMBTB分支目标缓冲器总线接口部件BIU分段部件与分页部件浮点处理部件FPU控制控制寄存器组寄存器组加法除法乘法TLBTLB8080323232323232256预取

34、地址指令指针64位数据32位地址64位数据总线32位地址总线控制总线地址驱动和传输数据驱动数据总线宽度控制数据缓冲总线操作的控制功能奇/偶校验告示功能Cache操作控制Cache（高速缓存）：容量较小、速度很高的可读/写RAM,用来存放CPU最近要使用的数据和指令。其中数据是主存中一小部分数据的复制品从代码Cache预先取指令。每次取两条指令两个并行工作的译码部件有复杂指令对应的微程序预测转移是否发生，并提供预取地址对来自指令译码部件和控制ROM中微程序的解析，控制U、V两条流水线和FPU正常运行。分段部件将程序提供的逻辑地址转换为线性地址；分页是在分段基础上进一步把存储段分为固定大小的页面。

35、用于浮点运算第73页/共116页2.6 Pentium的寄存器和相关机制 2.6.1 基本寄存器组 2.6.2 段寄存器和描述符以及保护方式的寻址机制 2.6.3 系统寄存器组 2.6.4 浮点寄存器组第74页/共116页Pentium的寄存器组包括 基本寄存器组 系统寄存器组 浮点寄存器组 第75页/共116页基本寄存器组 通用寄存器 31 1631 16 15 815 8 7070EAXEAXAHAHALALAXAXEBXEBXBHBHBLBLBXBXECXECXCHCHCLCLCXCXEDXEDXDHDHDLDLDXDX31 1631 16 15 815 8 7070ESPESPSPSP

36、EBPEBPBPBPESIESISISIEDIEDIDIDI第76页/共116页基本寄存器组 指令指针寄存器和标志寄存器第77页/共116页2.6 Pentium的寄存器和相关机制 2.6.1 基本寄存器组 2.6.2 段寄存器和描述符以及保护方式的寻址机制 2.6.3 系统寄存器组 2.6.4 浮点寄存器组第78页/共116页段寄存器和描述符以及保护方式的寻址机制 段寄存器：CS,DS,SS,ES,FS,GS第79页/共116页三种描述符表 全局描述符表GDT(1个) 局部描述符表LDT（多个） 中断描述符表IDT（1个）第80页/共116页保护方式下段地址的产生第81页/共116页段选择子

37、包含3个部分的内容 描述符表指示标志TI 描述符索引DI 请求特权级RPL第82页/共116页保护方式下段地址的产生第83页/共116页2.6 Pentium的寄存器和相关机制 2.6.1 基本寄存器组 2.6.2 段寄存器和描述符以及保护方式的寻址机制 2.6.3 系统寄存器组 2.6.4 浮点寄存器组第84页/共116页系统地址寄存器包括 GDTR IDTR TR LDTR第85页/共116页图2.274个系统地址寄存器的结构第86页/共116页控制寄存器第87页/共116页调试寄存器第88页/共116页2.6 Pentium的寄存器和相关机制 2.6.1 基本寄存器组 2.6.2 段寄存

38、器和描述符以及保护方式的寻址机制 2.6.3 系统寄存器组 2.6.4 浮点寄存器组第89页/共116页状态寄存器第90页/共116页控制字寄存器第91页/共116页2.7 Pentium的主要信号 第92页/共116页 1. 地址线及控制信号 A31A3地址线 AP地址的偶校验码位 ADS#地址状态输出信号 A20M# A20以上的地址线屏蔽信号 APCHK#地址校验出错信号第93页/共116页2. 数据线及控制信号 D63D0数据线 BE7#BE0#字节允许信号 DP7DP0奇偶校验信号 PCHK#读校验出错 PEN#奇偶校验允许信号第94页/共116页3. 总线周期控制信号 D/C#数据

39、/控制信号 M/IO#存储器和I/O访问信号 W/R#读写信号 LOCK#总线封锁信号 BRDY#突发就绪信号 NA#下一个地址有效信号 SCYC分割周期信号第95页/共116页4 高速缓存控制信号 共11个，其中主要的4个为 CACHE#Cache控制信号 EADS#外部地址有效信号 AHOLD地址保持/请求信号 PCDCache禁止信号第96页/共116页5 系统控制信号 INTR可屏蔽中断请求信号 NMI非屏蔽中断请求信号 RESET系统复位信号 INIT初始化信号 CLK系统时钟信号 第97页/共116页6 总线仲裁信号 HOLD总线请求信号 HLDA总线请求响应信号 BREQ总线周期请求信号 BOFF#强制让出总线信号 第98页/共116页2.8 Pentium的总线状态(1) Pentium的几种总线状态 (2) 总线状态之间的转换 第99页/共116页2.9 Pentium的总线周期 (1) 非流水线式读写周期 第100页/共116页(2) 流水线式读写周期流水线式读写周期 第101页/共116页(3) (3) 突发式读写周期 (a) 读周期第102页/共116页(b) 写周期 第103页/共116页Pentium的中断机制 仍为两大类 硬件中断 软件中断第104页/共116页异常和中断异常分