第4章QuartusII应用向导修改

1、EDA技术实用教程技术实用教程第第4 4章章 Quartus II应用向导应用向导 4.1 基本设计流程基本设计流程4.1.1 建立工作库文件夹和编辑设计文件建立工作库文件夹和编辑设计文件 新建一个文件夹新建一个文件夹 输入源程序输入源程序 文件存盘文件存盘 4.1 基本设计流程基本设计流程4.1.1 建立工作库文件夹和编辑设计文件建立工作库文件夹和编辑设计文件 新建一个文件夹新建一个文件夹 输入源程序输入源程序 文件存盘文件存盘 4.1 基本设计流程基本设计流程4.1.2 创建工程创建工程 打开并建立新工程管理窗口打开并建立新工程管理窗口 4.1 基本设计流程基本设计流程4.1.2 创建工程

2、创建工程 将设计文件加入工程中将设计文件加入工程中 4.1 基本设计流程基本设计流程4.1.2 创建工程创建工程 选择目标芯片选择目标芯片 4.1 基本设计流程基本设计流程4.1.2 创建工程创建工程 工具设置工具设置 结束设置结束设置 4.1 基本设计流程基本设计流程4.1.3 编译前设置编译前设置 选择选择FPGA目标芯片目标芯片 选择配置器件的工作方式选择配置器件的工作方式 4.1 基本设计流程基本设计流程4.1.3 编译前设置编译前设置 选择配置器件和编程方式选择配置器件和编程方式 选择目标器件引脚端口状态选择目标器件引脚端口状态 选择确认选择确认VHDL语言版本语言版本 4.1 基本

3、设计流程基本设计流程4.1.4 全程编译全程编译 4.1 基本设计流程基本设计流程4.1.5 时序仿真时序仿真 打开波形编辑器打开波形编辑器 4.1 基本设计流程基本设计流程4.1.5 时序仿真时序仿真 设置仿真时间区域设置仿真时间区域 波形文件存盘波形文件存盘 4.1 基本设计流程基本设计流程4.1.5 时序仿真时序仿真 将工程将工程CNT10的端口信号节点选入波形编辑器中的端口信号节点选入波形编辑器中 4.1 基本设计流程基本设计流程4.1.5 时序仿真时序仿真 将工程将工程CNT10的端口信号节点选入波形编辑器中的端口信号节点选入波形编辑器中 4.1 基本设计流程基本设计流程4.1.5

4、时序仿真时序仿真 编辑输入波形编辑输入波形(输入激励信号输入激励信号) 4.1 基本设计流程基本设计流程4.1.5 时序仿真时序仿真 总线数据格式设置和参数设置总线数据格式设置和参数设置 4.1 基本设计流程基本设计流程4.1.5 时序仿真时序仿真 总线数据格式设置和参数设置总线数据格式设置和参数设置 4.1 基本设计流程基本设计流程4.1.5 时序仿真时序仿真 总线数据格式设置和参数设置总线数据格式设置和参数设置 4.1 基本设计流程基本设计流程4.1.5 时序仿真时序仿真 仿真器参数设置仿真器参数设置 4.1 基本设计流程基本设计流程4.1.5 时序仿真时序仿真 启动仿真器启动仿真器 观察

5、仿真结果观察仿真结果 4.1 基本设计流程基本设计流程4.1.6 应用应用RTL电路图观察器电路图观察器 4.2 引脚设置与硬件验证引脚设置与硬件验证 4.2.1 引脚锁定引脚锁定 4.2 引脚设置与硬件验证引脚设置与硬件验证 4.2.1 引脚锁定引脚锁定 4.2 引脚设置与硬件验证引脚设置与硬件验证 4.2.1 引脚锁定引脚锁定 4.2 引脚设置与硬件验证引脚设置与硬件验证 4.2.1 引脚锁定引脚锁定 4.2 引脚设置与硬件验证引脚设置与硬件验证 4.2.2 编译文件下载编译文件下载 4.2 引脚设置与硬件验证引脚设置与硬件验证 4.2.2 编译文件下载编译文件下载 4.2 引脚设置与硬件

6、验证引脚设置与硬件验证 4.2.2 编译文件下载编译文件下载 4.2 引脚设置与硬件验证引脚设置与硬件验证 4.2.3 AS模式编程模式编程 4.2.4 JTAG间接模式编程配置器件间接模式编程配置器件 1. 将将SOF文件转化为文件转化为JTAG间接配置文件间接配置文件 4.2 引脚设置与硬件验证引脚设置与硬件验证 4.2 引脚设置与硬件验证引脚设置与硬件验证 4.2 引脚设置与硬件验证引脚设置与硬件验证 4.2.4 JTAG间接模式编程配置器件间接模式编程配置器件 1. 将将SOF文件转化为文件转化为JTAG间接配置文件间接配置文件 4.2 引脚设置与硬件验证引脚设置与硬件验证 4.2.4

7、 JTAG间接模式编程配置器件间接模式编程配置器件 2. 下载下载JTAG间接配置文件间接配置文件 4.2 引脚设置与硬件验证引脚设置与硬件验证 4.2.5 USB-Blaster编程配置器件使用方法编程配置器件使用方法 4.2.6 其他的锁定引脚方法其他的锁定引脚方法 4.2 引脚设置与硬件验证引脚设置与硬件验证 4.2.6 其他的锁定引脚方法其他的锁定引脚方法 4.3 嵌入式逻辑分析仪使用方法嵌入式逻辑分析仪使用方法 1打开打开SignalTap II编辑窗口编辑窗口 4.3 嵌入式逻辑分析仪使用方法嵌入式逻辑分析仪使用方法 2调入待测信号调入待测信号 4.3 嵌入式逻辑分析仪使用方法嵌入

8、式逻辑分析仪使用方法 2调入待测信号调入待测信号 4.3 嵌入式逻辑分析仪使用方法嵌入式逻辑分析仪使用方法 3SignalTap II参数设置参数设置 4.3 嵌入式逻辑分析仪使用方法嵌入式逻辑分析仪使用方法 4文件存盘文件存盘4.3 嵌入式逻辑分析仪使用方法嵌入式逻辑分析仪使用方法 5编译下载编译下载4.3 嵌入式逻辑分析仪使用方法嵌入式逻辑分析仪使用方法 6启动启动SignalTap II进行采样与分析进行采样与分析 4.3 嵌入式逻辑分析仪使用方法嵌入式逻辑分析仪使用方法 6启动启动SignalTap II进行采样与分析进行采样与分析 7SignalTap II的其他设置和控制方法的其他

9、设置和控制方法 4.4 编辑编辑SignalTap II的触发信号的触发信号 4.4 编辑编辑SignalTap II的触发信号的触发信号 4.4 编辑编辑SignalTap II的触发信号的触发信号 4.5 原理图输入设计方法原理图输入设计方法 4.5.1 层次化设计流程层次化设计流程 1. 为本项工程设计建立文件夹为本项工程设计建立文件夹2. 建立原理图文件工程和仿真建立原理图文件工程和仿真4.5 原理图输入设计方法原理图输入设计方法 4.5.1 层次化设计流程层次化设计流程 2. 建立原理图文件工程和仿真建立原理图文件工程和仿真4.5 原理图输入设计方法原理图输入设计方法 4.5.1 层

10、次化设计流程层次化设计流程 2. 建立原理图文件工程和仿真建立原理图文件工程和仿真4.5 原理图输入设计方法原理图输入设计方法 4.5.1 层次化设计流程层次化设计流程 2. 建立原理图文件工程和仿真建立原理图文件工程和仿真4.5 原理图输入设计方法原理图输入设计方法 4.5.1 层次化设计流程层次化设计流程 3. 将设计项目设置成可调用的元件将设计项目设置成可调用的元件 4.5 原理图输入设计方法原理图输入设计方法 4.5.1 层次化设计流程层次化设计流程 4. 设计全加器顶层文件设计全加器顶层文件4.5 原理图输入设计方法原理图输入设计方法 4.5.1 层次化设计流程层次化设计流程 4.

11、设计全加器顶层文件设计全加器顶层文件4.5 原理图输入设计方法原理图输入设计方法 4.5.1 层次化设计流程层次化设计流程 4. 设计全加器顶层文件设计全加器顶层文件4.5 原理图输入设计方法原理图输入设计方法 4.5.1 层次化设计流程层次化设计流程 5. 将设计项目进行时序仿真将设计项目进行时序仿真 4.5 原理图输入设计方法原理图输入设计方法 4.5.2 应用宏模块的多层次原理图设计应用宏模块的多层次原理图设计 1. 计数器设计计数器设计 (1) 设计电路原理图设计电路原理图 (2) 建立工程建立工程 4.5 原理图输入设计方法原理图输入设计方法 (2)建立工程建立工程双十进制计数器74

12、390l1CLR 计数器1 清零l1CLKA 1QA进行二进制计数l1CLKB 1QB1QC1QD进行五进制计数（D为高位）l2CLR 计数器2 清零l2CLKA 2QA进行二进制计数l2CLKB 2QB2QC2QD进行五进制计数（D为高位）4.5 原理图输入设计方法原理图输入设计方法 (3) 系统仿真系统仿真 (4) 生成元件符号生成元件符号 向原理图编辑窗中调入宏功能元件，直接在上端的向原理图编辑窗中调入宏功能元件，直接在上端的Symbol Name栏中键入器件的名栏中键入器件的名称，如称，如74390等，然后点击等，然后点击OK键即可。如果要了解键即可。如果要了解74390内部的情况，可

13、以用鼠标在其内部的情况，可以用鼠标在其上双击。最后根据图上双击。最后根据图3-4在原理图编辑窗中完成该电路的全部绘制。绘制过程中应特别在原理图编辑窗中完成该电路的全部绘制。绘制过程中应特别注意图形设计规则中信号标号和总线的表达方式：注意图形设计规则中信号标号和总线的表达方式： 若将一根细线变成以粗线显示的总线，可以先将其点击使其变成红色，再选若将一根细线变成以粗线显示的总线，可以先将其点击使其变成红色，再选Option选项中的选项中的Line Style ；若在某线上加信号标号，也应该在该线某处点击使其变成红色，；若在某线上加信号标号，也应该在该线某处点击使其变成红色，然后键入标号名称，标有相

14、同标号的线段可视作连接线段，但可不必直接连接。对于以然后键入标号名称，标有相同标号的线段可视作连接线段，但可不必直接连接。对于以标号方式进行总线连接可以如图标号方式进行总线连接可以如图3-4那样。例如一根那样。例如一根8位的总线位的总线bus1(7.0)欲与另欲与另3根分别根分别为为1、3、4位的连线相接，它们的标号可分别表示为位的连线相接，它们的标号可分别表示为bus1(0)，bus1(3.1)，bus1(7.4)。 1、设计电路原理图，频率计的核心元件之一是含有时钟使能及进位扩展输出的十进、设计电路原理图，频率计的核心元件之一是含有时钟使能及进位扩展输出的十进制计数器。为此这里拟用一个双十

15、进制计数制计数器。为此这里拟用一个双十进制计数74390和其它一些辅助元件来完成。电路和其它一些辅助元件来完成。电路原理图如图原理图如图3-4所示。图中，所示。图中，74390连接成两个独立的十进制计数器，待测频率信号连接成两个独立的十进制计数器，待测频率信号clk通过一个与门进入通过一个与门进入74390的计数器的计数器1的时钟输入端的时钟输入端1CLKA，与门的另一端由计数使，与门的另一端由计数使能信号能信号enb控制：当控制：当enb = 1 时允许计数；时允许计数；enb = 0 时禁止计数。计数器时禁止计数。计数器1的的4位输出位输出q3、q2、q1和和q0并成总线表达方式即并成总线

16、表达方式即q3.0，由图，由图3-4左下角的左下角的OUTPUT输出输出端口向外输出计数值，同时由一个端口向外输出计数值，同时由一个4输入与门和两个反相器构成进位信号进入第输入与门和两个反相器构成进位信号进入第2个计个计数器的时钟输入端数器的时钟输入端2CLKA。 第第2个计数器的个计数器的4位计数输出是位计数输出是q7、q6、q5和和q4，总线输出信号是，总线输出信号是q7.4。这两。这两个计数器的总的进位信号，即可用于扩展输出的进位信号由一个个计数器的总的进位信号，即可用于扩展输出的进位信号由一个6输入与门和两个反输入与门和两个反相器产生，由相器产生，由cout输出。输出。clr是计数器的

17、清零信号。是计数器的清零信号。 2、计数器电路实现，在此首先从实现图、计数器电路实现，在此首先从实现图3-4所示的电路的绘制和测试开始，用鼠标双所示的电路的绘制和测试开始，用鼠标双击击“Enter Symbol”窗中窗中Symbol Libraries栏的栏的e:maxplus2max2libmf的宏功能元的宏功能元件库，于是可以在件库，于是可以在Symbol Files栏中看到绝大多数栏中看到绝大多数74系列的元件（图系列的元件（图3-5）。这些器）。这些器件的详细功能及其它们的逻辑真值表可以通过查阅件的详细功能及其它们的逻辑真值表可以通过查阅“Help”选项来获得。为了查阅选项来获得。为了

18、查阅74390的功能，可如图的功能，可如图3-6所示，在所示，在Help菜单中选菜单中选Old-Style Macrofunctions项，然后项，然后选选Counters项。项。 两位十进制计数器工作波形设计思路：l 在1秒中通过x 个周期，其频率为x赫兹l 在a秒中通过N个周期，其频率x满足： 周期= ，即l 在CLK周期为2s，F_IN为410ns时，使能信号周期为16个CLK周期，其中8个CLK周期为1， 8个CLK周期为0。计数器在8个CLK周期中计数。则：xNa1aNx CLKxNCLKNxxNCLK8818，4.5 原理图输入设计方法原理图输入设计方法 2. 频率计主结构电路设计

19、频率计主结构电路设计4.5 原理图输入设计方法原理图输入设计方法 2. 频率计主结构电路设计频率计主结构电路设计4.5.2 应用宏模块的多层次原理图设计应用宏模块的多层次原理图设计 4.5 原理图输入设计方法原理图输入设计方法 3. 时序控制电路设计时序控制电路设计4.5.2 应用宏模块的多层次原理图设计应用宏模块的多层次原理图设计 4.5 原理图输入设计方法原理图输入设计方法 3. 时序控制电路设计时序控制电路设计4.5.2 应用宏模块的多层次原理图设计应用宏模块的多层次原理图设计 4.5 原理图输入设计方法原理图输入设计方法 4. 顶层电路设计顶层电路设计 4.5 原理图输入设计方法原理图

20、输入设计方法 4. 顶层电路设计顶层电路设计 4.5.2 应用宏模块的多层次原理图设计应用宏模块的多层次原理图设计 KHF-5型 FPGA实验开发系统简介l芯片简介：1、FPGA芯片型号：EP1K100QC208-32、ALTERA公司生产3、集成10万门4、引脚数为208系统资源l 50MHz、22.1184MHz、11MHz时钟l 16个数据开关、4个脉冲开关、16个LEDl 10个数码管：右边两个为静态显示，其他8个为动态显示l A/D转换：ADC0809（8位）、MAX196（12位）l D/A转换：DAC0800l 44键盘、RS485接口、扩展接口、扬声器、液晶（12864）等引脚

21、设置I/O口口引脚引脚引脚资源引脚资源clk时钟PIN_8022.184M晶振F_IN待测频率PIN_18350M晶振COUT溢出 PIN_103LED管 H0H6十位显示PIN_170 172 173 174 175 176 177右边第二个数码管a b c d e f g L0L6个位显示PIN_161 162 163 164 166 167 168右边第一个数码管a b c d e f g引脚设置步骤l打开编译好的工程；l选择菜单AssignmentAssignment Editor在出现的对话框中将Category项改为PIN；l在下面的表格中双击To下面的列选择待分配的输入输出口，双

22、击Location选择FPGA上相应的引脚；l把所有引脚设置完成后对工程编译。选菜单AssignmentAssignment Editor在页面中Category选 Pin 进行设置，如下图： 程序下载步骤l 安装KHF-5型实验开发系统软件；（如果安装过可省略此步骤）l 打开KHF-5型实验开发系统软件；l 连接实验箱电源线和串口线，打开电源开关；l 点页面左边的“串口设置”选择下载用的串口l 点击“器件选择”选“EP1K100”l 点击“文件下载”选择工程目录，在右边“文件下载”选中后缀为.pof的文件，点击下面的“写CPLD”按钮，如果设置正确会看到下载进度。当进度为100%时下载完毕。

23、KHF-5型 实验开发系统界面串口设定对话框器件选择对话框文件下载对话框4.5 原理图输入设计方法原理图输入设计方法 4.5.3 74系列宏模块逻辑功能真值表查询系列宏模块逻辑功能真值表查询 4.6 keep属性应用属性应用 4.6 keep属性应用属性应用 4.7 SignalProbe使用方法使用方法 4.8 Settings设置设置 （1）修改工程设置。）修改工程设置。（2）指定）指定HDL设置。设置。（3）指定时序设置。）指定时序设置。（4）指定编译器设置。）指定编译器设置。（5）指定仿真器设置。）指定仿真器设置。（6）指定软件构建设置。）指定软件构建设置。（7）指定）指定HardCo

24、py时序设置。时序设置。 4.9 适配器适配器Fitter设置设置 4.10 HDL版本设置及版本设置及Analysis & Synthesis功能功能 Analysis & Synthesis构建单个工程数据库，将所有设计文构建单个工程数据库，将所有设计文件集成在设计实体或工程层次结构中。件集成在设计实体或工程层次结构中。 编译报告窗口和编译报告窗口和Report窗口的信息区域显示出窗口的信息区域显示出Analysis & Synthesis生成的任何信息。生成的任何信息。Status窗口记录工程编译期间在窗口记录工程编译期间在Analysis & Synthesis中处理所花的时间。中处理

25、所花的时间。 4.11 Chip Planner应用应用 4.11.1 Chip Planner应用实例应用实例 4.11 Chip Planner应用应用 4.11.1 Chip Planner应用实例应用实例 4.11 Chip Planner应用应用 4.11.2 Chip Planner功能说明功能说明 4.11 Chip Planner应用应用 4.11.2 Chip Planner功能说明功能说明 4.11 Chip Planner应用应用 4.11.3 利用利用Change Manager检测底层逻辑检测底层逻辑 （1）更改编号。）更改编号。（2）节点名称（）节点名称（Node

26、Name）。）。（3）更改类型（）更改类型（Change Type）。）。（4）旧值（）旧值（Old Value）。）。（5）目标值（）目标值（Target Value）。）。（6）当前值（）当前值（Current Value）。）。（7）用户添加的有关）用户添加的有关ECO更改的备注。更改的备注。（8）状态（）状态（Status） 1、待定、待定2、已应用、已应用3、无效、无效4、未应用、未应用 4.12 Synplify Pro的应用及其与的应用及其与Quartus II接口接口 4.12.1 Synplify Pro设计指南设计指南1启动启动Synplify4.12 Synplify P

27、ro的应用及其与的应用及其与Quartus II接口接口 4.12.1 Synplify Pro设计指南设计指南2创建工程创建工程4.12 Synplify Pro的应用及其与的应用及其与Quartus II接口接口 4.12.1 Synplify Pro设计指南设计指南3加入源文件加入源文件 4选择顶层文件选择顶层文件5设置工程属性设置工程属性 4.12 Synplify Pro的应用及其与的应用及其与Quartus II接口接口 4.12.1 Synplify Pro设计指南设计指南6综合前设置约束综合前设置约束 7综合综合8检测结果检测结果4.12 Synplify Pro的应用及其与的

28、应用及其与Quartus II接口接口 4.12.2 Synplify Pro与与Quartus II的接口方法的接口方法 4.12 Synplify Pro的应用及其与的应用及其与Quartus II接口接口 4.12.2 Synplify Pro与与Quartus II的接口方法的接口方法 1Synplify软件路径设置软件路径设置 4.12 Synplify Pro的应用及其与的应用及其与Quartus II接口接口 4.12.2 Synplify Pro与与Quartus II的接口方法的接口方法 2设置设置Synplify Pro综合器综合器 习习 题题4-1 归纳利用归纳利用Qua

29、rtus II进行进行VHDL文本输入设计的流程：从文件输入一直到文本输入设计的流程：从文件输入一直到SignalTapII测试。测试。4-2 由图由图4-35和图和图4-36，详细说明工程，详细说明工程CNT10的硬件工作情况。的硬件工作情况。4-3 如何为设计中的如何为设计中的SignalTap II加入独立采样时钟？试给出完整的程序和对它的加入独立采样时钟？试给出完整的程序和对它的实测结果。实测结果。4-4 参考参考Quartus II的的Help，详细说明，详细说明Assignments菜单中菜单中Settings对话框的功能。对话框的功能。(1) 说明其中的说明其中的Timing R

30、equirements & Qptions的功能、使用方法和检测途径。的功能、使用方法和检测途径。(2) 说明其中的说明其中的Compilation Process的功能和使用方法。的功能和使用方法。(3) 说明说明Analysis & Synthesis Setting的功能和使用方法，以及其中的的功能和使用方法，以及其中的Synthesis Netlist Optimization的功能和使用方法。的功能和使用方法。(4) 说明说明Fitter Settings中的中的Design Assistant和和Simulator功能，举例说明它们的功能，举例说明它们的使用方法。使用方法。4-5

31、概述概述Assignments菜单中菜单中Assignment Editor的功能，举例说明。的功能，举例说明。习习 题题4-6 用用74148和与非门实现和与非门实现8421BCD优先编码器，用三片优先编码器，用三片74139组成一个组成一个5-24译码译码器。器。4-7 用用74283加法器和逻辑门设计实现一位加法器和逻辑门设计实现一位8421BCD码加法器电路，输入输出均是码加法器电路，输入输出均是BCD码，码，CI为低位的进位信号，为低位的进位信号，CO为高位的进位信号，输入为两个为高位的进位信号，输入为两个1位十进制数位十进制数A，输出用，输出用S表示。表示。4-8 用原理图输入方式

32、设计一个用原理图输入方式设计一个7人表决电路，参加表决者人表决电路，参加表决者7人，同意为人，同意为1，不同意，不同意为为0，同意者过半则表决通过，绿指示灯亮；表决不通过则红指示灯亮。，同意者过半则表决通过，绿指示灯亮；表决不通过则红指示灯亮。4-9 基于原理图输入方式，用基于原理图输入方式，用D触发器构成按循环码触发器构成按循环码(000-001-011-111-101-100-000)规律工作的六进制同步计数器。规律工作的六进制同步计数器。4-10 基于原理图输入方式，应用基于原理图输入方式，应用4位全加器和位全加器和74374构成构成4位二进制加法计数器。位二进制加法计数器。如果使用如果使用74299、74373、D触发器和非门来完成上述功能，应该有怎样的电路？触发器和非门来完成上述功能，应该有怎样的电路？4-11 用一片用一片74163和两片和两片74138构成一个具有构成一个具有12路脉冲输出的数据分配器。要求路脉冲输出的数据分配器。要求在原理图上标明第在原理图上标明第1路到第路到第12路输出的位置。若改用一片路输出的位置。若改用一片74195代替以上的代替以上的74163，试完成同样的设计。试完成同样的设计。4-12 用同步时序