cadence报告参考word

1、 目录一、 实验目的二、 实验原理三、实验内容及仿真结果 四、结果分析五、问题及实验总结推荐精选一、实验目的1、 熟练掌握cadence的操作2、 了解IC电路设计的流程3、 利用所学 设计一个D触发器4、 掌握cadence的前仿真5、 学会分析仿真结果设计优化三、 实验原理 D触发器具有置“0”和置“1”的功能。设Q=0、D=1，当CP来到后，触发器将置“1”，触发器各点的逻辑电平如图所示。在执行置“1”操作时，C门输出高电平；D门输出低电平，此时应保证置“1”和禁止置“0”。为此，将D=0通过加到C门的输入端，保证C=1，从而禁止置“0”。同时D=0通过加到F门的输入端，保证F=1，与C

2、P=1共同保证D=0，从而维持置“1”，。置“0”过程与此类似。设Q=1、D=0，当CP来到后，触发器将置“0”。在执行置“0”操作时，C门输出低电平，此时应保证置“0”和禁止置“1”。为此，将C=0通过加到E门的输入端，保证E=1，从而保证C=0，维持置“0”。同时E=1通过加到F门的输入端，保证F=0，从而使D=1，禁止置“1” D触发器真值表 D Qn Qn 0 0 0 0 1 0 1 0 1 1 1 1其中SD和RD是控制时能端，分别为低电平有效。推荐精选三、实验的内容及仿真结果 根据实验前准备的原理图在cadence软件中画出，首先要画出原理图中的基本单元三输入与非门如下图，具体的画

3、图步骤参考实验指导书。然后通过前仿真验证其符合理论的逻辑关系即Y=（AB）推荐精选上图因为输入间没有延时出现竞争冒险的现象比较严重，如果再输入间加入延时的话可减小竞争冒险如下图通过验证上述验证得到三输入与非门符合理论结果然后生成cadence库里的symbol继续整个原理图的设计分别得到如下 三输入与非symbol推荐精选 DFF原理图将以上原理图通过参数设定仿真在正常工作下的到其波形图为通过cadence波形输出窗口的calculator功能得到其正常工作下的电流为推荐精选可计算到该情况下功耗W=VI=0.1594MW接下来的就是测试D触发器的另一个指标：最大的工作频率如下推荐精选vcc的最

4、高频率测试图随输入频率的增大发生变形如图推荐精选 原理图的两个使能端作用 此时RD为低电平下结果输出Q只为高电平，这与原理图是相符合的 此时SD为低电平下结果输出Q只为高电平，这与原理图是相符合的推荐精选结果分析 本实验D触发器在设计的过程中出现很多问题，刚开始得到的D触发器输出波形完全不对，经过分析发现带电路的原理图中的一根线连错了，经过组员的仔细检查排除问题后我们再次进行仿真遗憾的是我们的波形还是离目标图形较远，后来仔细观察波形发现我们设置的仿真参数有问题，一个是因为将两个使能端接在高电平 导致Q输出没有出现CP在上升延时根据D的变化，原理中的真值表不相符。虽然再次将上述问题解决但发现还是

5、不对，我们继续检查参数设置，发现输入需要加入一个延时，这样的得到的结果，与正常工作下的就一致了。实验总结 在专向综合训练的这三天后我对cadence的掌握程度可谓是看到看到了其真面目，功能很大，掌握一个软件关键就是时间问题，熟能生巧也！在这次设计触发器过程中我是和同学组队的，开始因为我们几个人每个人都准备了些资料，所以整个过程还是比较顺利。从原理图到仿真一步一步的验证，最后将结果的出。这其中主要的一些感想就是，仿真前的参数比较棘手，到底是怎样设置可以让所设计的D触发器的技术指标更理想，然后就是对输出波形的解读，我们的波形在延时上还是比较和合理的都在两点几的纳秒内，另一个就是在设置原理图的参数时我换了几个原理图开始我的MOS管的设置PMOS、NMOS的宽分别是4um、2um后来改成2um、1um不过结果不是很理想，原因可能是长度没有改变，不符合W、L缩小比例。 实验过程的另一个问题就是对D触发器的输出失真的界定，我们的办法只能是依据个人观察来判断是否输出还是在可理解的范围之内。我们验证最高频率就是在正常工作频率下慢慢增加VCC的频率来获得的。 在老师进行实验结果登记时，对该D触发器的原理图是否可将两个使能端去掉，提出问题，经过我们组成员的讨论答案是肯定的。其改进方案附于结尾。