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文档简介
1、试 题: 班号: 姓名:得分一、选择与填空(共8分)1函数表达式y=,则其对偶式为(不必化简):y = 。2图1-2为cmos工艺数字逻辑电路,写出f的表达式:f= 。 图1-2 图1-33图1-3为4位 (逐次逼近型、双积分型、流水线型)a/d转换器的转换示意图,转换结果为 。4对于一个8位d/a转换器,若最小输出电压增量为0.01v,当输入代码为01001101时,输出电压uo= v,分辨率= 。5已知时钟脉冲频率为fcp,欲得到频率为0.25fcp的矩形波,哪种电路一定无法实现该功能( )a四进制计数器; b四位二进制计数器;c单稳态触发器; d施密特触发器。6某eprom有8条数据线,
2、10条地址线,其存储容量为 字节。一、(8分)每空1分1. ; 2. 或; 3. 逐次逼近型,0101;4. 0.77v,或0.0039; 5. d; 6. 210得分二、回答下列问题(共10分)1电路如图2-1所示。,r取值合适,写出f的表达式(不必化简)。图2-1解: 3分2卡诺图化简:,约束条件为:解:2分1分3在图2-3中,用一片74ls160和一片74ls161,配合必要的逻辑门电路,构成128进制计数器。要求:使用置数方式,且74ls160为低位芯片,74ls161为高位芯片。图2-3解:4分得分三、(10分)一个保险箱有3个按键,当3个键都不按下时,保险箱关闭,不报警;当只有一个
3、按键按下时,保险箱仍关闭,但报警;当有2个按键按下时,保险箱打开,不报警;当三个按键同时按下时,保险箱打开,但要报警。试设计此逻辑电路。要求:输入变量为a、b、c,按键按下取值为“1”,否则取值为“0”。输出变量分别为保险箱开锁信号x和报警信号y,保险箱打开时x=1,关闭时x=0;报警时y=1,不报警时y=0。1列写真值表,并用输入变量a, b, c最小项和的形式分别表示输出x和y(按照abc的顺序确定最小项下标);2在图3(a)中,用最小项译码器74ls138和与门实现该逻辑电路;3在图3(b)中,用双4选1数据选择器74ls153和非门实现该逻辑电路(要求变量a, b接入选择变量输入端)。
4、 图3(a) 图3(b)三、(10分)1. 真值表2分abcxy00000001010100101110100011011011010111111分1分2.3分 3. 3分 得分四、(8分)电路如图4所示,设电路均为ttl工艺,74ls85为四位数码比较器。其中a4和b4为高位;当a4a3a2a1=b4b3b2b1时,ya=b=1,否则ya=b=0。 1说明虚线框中电路作为独立电路模块时的功能;2若希望以q4q3q2q1作为输出,电路构成七进制计数器,则i4 i3 i2 i1应取多少?并画出完整的状态转换图,判断电路能否自启动。图4四、(8分)1. 十六进制异步减法计数器2分2. 若i4i3i
5、2i1 =10012分则当a4a3a2a1为1001时,计数器异步清零。状态1001不能稳定存在,不是有效状态。故该电路有7个有效状态,为七进制减法计数器。其状态转换图为3该电路可以自启动。1得分五、由中规模16进制加法计数器74ls163和2/8分频异步计数器74ls93构成的电路如图5所示。(10分)1给出虚线框内电路中74ls163的输出qd qc qb qa的完整状态转换表和完整状态转换图,并说明构成几进制计数器;2用d触发器和必要的门电路实现虚框内的电路功能,给出最简与或形式的驱动方程即可,不必画出电路图;3若图中时钟cp的频率为1792hz,计算74ls163的输出qd的频率和占空
6、比;4分别计算图中74ls93的输出和的频率。图5五、(10分)1. 3分状态转换表 14进制计数器。2. 3分状态方程: 驱动方程:3.2分, 占空比d=50%。4. 2分;。得分六、(10分)由2/5分频异步计数器74ls90和存储器构成的电路如图6(a)所示。1画出qdqcqbqa的状态转换图(画出正常计数循环内的状态即可);2设初始时刻qdqcqb,qa=0 0 0 0 ,给定时钟cp,d3、d2、d1、d0的波形如图6(b)所示。请用a3、a2、a1、a0的与或标准型分别表示d3、d2、d1、d0(按a3a2a1a0的顺序确定最小项编号),并在图6(a)中画出rom阵列中的存储内容。
7、3图6(a)中检测电路的输入如图6(b)所示,d3与d2,d1与d0分别为两组方波信号,试设计该检测电路,要求当x接d0、y接d1时,z稳定后输出为1;当x接d2,y接d3时,z稳定后输出为0。图6(a)图6(b)六、(10分)12分2. 6分 3 2分还有x、y颠倒,下降沿触发也对得分七、(共6分)1请在图7-1 中将下列verilog程序描述的逻辑电路图补充完整。(3分)module circuit1(clk, dsr, q, qsr);input clk, dsr;output qsr;output4:1 q;reg 4:1 q;reg qsr;always (posedge clk)begin q1=dsr; 图7-1q=q1;qsr= q4;endendmodule 2根据下面的verilog语言描述的电路功能,在图7-2中画出q的波形(设起始时刻q为高电平)。(3分) module circuit2(q, clk, rst);input rst, clk;output q;reg q;always (negdge clk)begin if(rst)q=0;else q=q;endendmodule图7-2七、(6分)1. 3分2. 3分得分八、图8所示是一个时钟发生电路。设触发器的初始状态q=0,二极管为理想
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