微机原理09~12微处理器的硬件接口

1、1. Pentium微处理器的封装微处理器的封装2. Pentium微处理器的电气特性微处理器的电气特性3. Pentium微处理器的引脚功能微处理器的引脚功能4. Pentium的总线周期的总线周期1. Pentium微处理器的封装微处理器的封装1993年开始推出，共生产三代：年开始推出，共生产三代：P5(Pentium 60/66)P54C(Pentium 75/90/100/120/133/150/166/200), P55C(Pentium MMX 166/200/233FP50.8 m生产工艺，集成度生产工艺，集成度310万个晶体管万个晶体管封装在封装在273引脚的陶瓷引脚的陶瓷PG

2、A管壳内管壳内FP5的引脚分布的引脚分布FP5168个信号引脚个信号引脚50个个Vcc引脚引脚5V电源电源49个个Vss引脚引脚接地接地6个个NC引脚引脚,必须保持在非连接状态必须保持在非连接状态Socket 4插座插座ZIF插座插座273引脚引脚FP54C0.6 m 生产工艺，集成度生产工艺，集成度330万个晶体管万个晶体管296引脚的交错式引脚栅格阵列引脚的交错式引脚栅格阵列(SPGA)封装封装陶瓷管壳陶瓷管壳FP54C的引脚分布的引脚分布175个信号引脚个信号引脚53个个Vcc引脚引脚3.3V电源电源53个个Vss引脚引脚接地接地15个个NC/INC引脚引脚,必须保持在非连接状态必须保持

3、在非连接状态Socket 7插座插座ZIF插座插座 321个引脚个引脚FP54CP54C与与P5的引脚外观完全不同的引脚外观完全不同FP55CPentium MMX0.35 m 生产工艺，集成度生产工艺，集成度450万个晶体管万个晶体管塑料管壳交错引脚栅格阵列塑料管壳交错引脚栅格阵列(PPGA)封装封装296引脚引脚Socket 7插座插座ZIF插座插座 321个引脚个引脚Pentium MMX要求两个分开的操作电压，一个用来要求两个分开的操作电压，一个用来驱动处理器内核，一个用来向处理器的驱动处理器内核，一个用来向处理器的I/O引脚供电引脚供电28个个VCC3引脚引脚3.3V(I/O电源电源

4、)23个个VCC2引脚引脚2.8V(核心电源核心电源)53个个Vss引脚引脚接地接地15个个NC/INC引脚引脚,必须保持在非连接状态必须保持在非连接状态P55C与与P54C在信号引脚上保持兼容在信号引脚上保持兼容区别：区别：Y35NC（P55C），），FRCMC#（P54C）AL10VCC2DEF# （P55C），），INC（P54C）FP55CPentium MMX2. Pentium微处理器的电气特性微处理器的电气特性以以P54C为例为例F电源要求电源要求所有所有Vcc输入都是输入都是3.3V输入和输出都是输入和输出都是3.3V的的JEDEC标准电平，两者均标准电平，两者均为为TTL兼容

5、的兼容的CLK和和PICCLK输入可允许接收输入可允许接收5V的输入信号，的输入信号，因而可以使用因而可以使用5V或或3.3V的时钟驱动器的时钟驱动器F直流特性直流特性输入特性：输入特性：低电平低电平 0.8V高电平高电平 2.0V输出特性：输出特性：低电平低电平 0.4V高电平高电平 2.4V输入输入/输出特性与标准逻辑元件是一致的输出特性与标准逻辑元件是一致的3. Pentium微处理器的引脚功能微处理器的引脚功能将信号线分成将信号线分成4组：组：存储器存储器/IO接口接口中断接口中断接口总线仲裁接口总线仲裁接口高速缓存控制接口高速缓存控制接口ADS#地址状态，低电平有效地址状态，低电平有

6、效M/IO#存储器存储器/IO指示，有效电平指示，有效电平1/0高电平为存储器总线周期高电平为存储器总线周期低电平为低电平为I/O总线周期总线周期存储器存储器/IO接口接口F存储器的组织存储器的组织存储器存储器/IO接口接口FI/O空间的组织空间的组织存储器存储器/IO接口接口F A31A3地址线地址线和字节选通信号和字节选通信号BE7#BE0#一起定义被访问的存储器一起定义被访问的存储器或或I/O的物理区域的物理区域实模式下只有低实模式下只有低17位地址线位地址线A19A3有效有效保护模式下全部保护模式下全部29条地址线都有效条地址线都有效无论实模式还是保护模式，均具有无论实模式还是保护模式

7、，均具有64KB独立的独立的I/O地地址空间，在寻址址空间，在寻址I/O设备时，仅需使用地址线设备时，仅需使用地址线A15A3和和BE4#BE0#存储器存储器/IO接口接口F A20M#地址第地址第20位屏蔽位屏蔽完成屏蔽地址线第完成屏蔽地址线第20位的功能位的功能若若A20M#为为0，则在访问内部高速缓存或外部存储器时，则在访问内部高速缓存或外部存储器时地址线第地址线第20位被屏蔽位被屏蔽实模式时须置起实模式时须置起A20M#，保护模式下该信号未定义，保护模式下该信号未定义存储器存储器/IO接口接口FBE7#BE0#字节选通信号字节选通信号用于在当前的传送操作中选通哪几个字节用于在当前的传送

8、操作中选通哪几个字节F D63D064条数据线条数据线D7D0定义数据总线的最低字节，定义数据总线的最低字节，D63D56定义数据总线的最高字节定义数据总线的最高字节存储器存储器/IO接口接口在一个总线周期内，经过数据总线可以传送字节、在一个总线周期内，经过数据总线可以传送字节、字、双字、四字，字、双字、四字，Pentium通过激活相应的通过激活相应的BE?#来来做到这一点做到这一点例：当例：当BE7#BE0#为为11110000B时，将产生何种数据时，将产生何种数据传送类型，数据传送经过那些数据线？传送类型，数据传送经过那些数据线？双字经过双字经过D31D0传送传送存储器存储器/IO接口接口

9、存储器存储器/IO接口接口FDP7DP0数据奇偶校验信号数据奇偶校验信号FPCHK#奇偶校验状态信号奇偶校验状态信号Pentium为每个数据字节加入校验码为每个数据字节加入校验码在写总线周期中，为在写总线周期中，为D0D63上每一字节产生一位偶上每一字节产生一位偶校验码，通过校验码，通过DP7DP0输出输出在读总线周期中，在读总线周期中， D0D63及及DP7DP0上的数据按字上的数据按字节进行对应的偶校验，如出现错误，节进行对应的偶校验，如出现错误，PCHK#信号将逻信号将逻辑辑0送至外部电路送至外部电路存储器存储器/IO接口接口FPEN#校验允许信号校验允许信号用于确定发生校验错误时是否进

10、行异常处理用于确定发生校验错误时是否进行异常处理如如PEN#为低电平，则为低电平，则Pentium自动执行异常处理自动执行异常处理FAP地址校验信号地址校验信号Pentium可以对地址信号进行校验，只要地址在可以对地址信号进行校验，只要地址在A3A31信号线上输出，就会产生偶校验位在信号线上输出，就会产生偶校验位在AP引引脚上输出，如果在查询周期在地址总线上检测到错脚上输出，如果在查询周期在地址总线上检测到错误，误，APCHK#信号置为逻辑信号置为逻辑0存储器存储器/IO接口接口上的数据按字节进行对应的偶校验，如出现错误，上的数据按字节进行对应的偶校验，如出现错误，PCHK#信号将逻辑信号将逻

11、辑0送至外部电路送至外部电路FAPCHK#地址奇偶校验状态信号地址奇偶校验状态信号存储器存储器/IO接口接口FW/R#读读/写控制信号写控制信号写（高电平），读（低电平）写（高电平），读（低电平）FD/C#数据数据/代码控制信号代码控制信号传送数据（高电平），传送代码（低电平）传送数据（高电平），传送代码（低电平）F M/IO#存储器存储器/IO选择信号选择信号访问存储器（高电平），访问访问存储器（高电平），访问I/O端口（低电平）端口（低电平）存储器存储器/IO接口接口例：如果例：如果M/IO#、D/C#、W/R#分别为分别为0 1 0，则产生，则产生何种类型的总线周期何种类型的总线周期I/

12、O读（输入）总线周期读（输入）总线周期F ADS#地址选通信号地址选通信号当其为当其为0时表示总线周期中地址信号有效时表示总线周期中地址信号有效存储器存储器/IO接口接口F NA#下一地址请求下一地址请求当其为当其为0时激活地址流水线方式时激活地址流水线方式存储器存储器/IO接口接口F BRDY#突发就绪信号突发就绪信号通知处理器外部系统已从数据总线连接中取得数据通知处理器外部系统已从数据总线连接中取得数据中断接口中断接口F INTR中断请求中断请求Pentium在每条指令开始的时刻采样这个信号，如在每条指令开始的时刻采样这个信号，如INTR为高电平，则表明出现了中断请求为高电平，则表明出现了

13、中断请求当一个有效的中断请求被识别后，当一个有效的中断请求被识别后， Pentium将通知外将通知外部电路并启动一个中断响应总线周期时序。部电路并启动一个中断响应总线周期时序。对于中断响应总线周期，对于中断响应总线周期， M/IO#、D/C#、W/R#分别分别为为0 0 0，以此告知相应的外部设备它的中断请求已经，以此告知相应的外部设备它的中断请求已经得到同意得到同意这就完成了中断请求这就完成了中断请求/响应的握手过程，响应的握手过程，从此时开始程序控制转移到中断服务程序从此时开始程序控制转移到中断服务程序中断接口中断接口INTR是可屏蔽的，可以通过标志寄存器中的中断标志是可屏蔽的，可以通过标

14、志寄存器中的中断标志位位IF予以允许或禁止。予以允许或禁止。FNMI非屏蔽中断请求非屏蔽中断请求只要只要NMI输入端上出现由输入端上出现由0到到1的跳变，一个中断服务的跳变，一个中断服务请求就被锁存在请求就被锁存在Pentium中，与中，与IF标志的状态无关标志的状态无关中断接口中断接口FRESET复位复位进行硬件复位进行硬件复位FINIT初始化初始化对处理器进行初始化对处理器进行初始化总线仲裁接口总线仲裁接口FHOLD总线保持请求总线保持请求FHLDA总线保持响应总线保持响应当外部电路（如当外部电路（如DMA控制器）希望掌握地址和数据总控制器）希望掌握地址和数据总线的控制权时，通过将线的控制

15、权时，通过将HOLD输入变为逻辑输入变为逻辑1来通知处来通知处理器，在当前总线周期完成后，处理器将理器，在当前总线周期完成后，处理器将HLDA变为变为逻辑逻辑1通知外部电路它已交出总线控制权，这就完成了通知外部电路它已交出总线控制权，这就完成了总线保持请求总线保持请求/响应的握手过程，处理器保持这种状态响应的握手过程，处理器保持这种状态直到保持请求信号撤消直到保持请求信号撤消总线仲裁接口总线仲裁接口FBOFF#总线占用输入信号总线占用输入信号与与HOLD的区别：的区别：1. 总线占用操作在当前时钟周期结束时开始，而不是总线占用操作在当前时钟周期结束时开始，而不是在当前总线周期结束时开始在当前总

16、线周期结束时开始2. 无需响应无需响应外部总线控制器可以使用该信号快速接管系统总外部总线控制器可以使用该信号快速接管系统总线的控制权线的控制权总线仲裁接口总线仲裁接口FBREQ总线请求输出信号总线请求输出信号向外部系统表明向外部系统表明Pentium处理器内部产生了一个总线请处理器内部产生了一个总线请求求高速缓存控制接口高速缓存控制接口FKEN#高速缓存允许输入信号高速缓存允许输入信号存储器子系统通过该信号通知存储器子系统通过该信号通知Pentium在该总线周期中在该总线周期中是否需要对是否需要对Cache操作操作KEN#置为置为0，则在存储器读总线周期中，总线上的数，则在存储器读总线周期中，

17、总线上的数据会复制到芯片内的据会复制到芯片内的Cache中中FFLUSH#高速缓存擦除信号高速缓存擦除信号外电路使用该信号擦除芯片内的高速缓存外电路使用该信号擦除芯片内的高速缓存高速缓存控制接口高速缓存控制接口高速缓存控制接口高速缓存控制接口FAHOLD地址保持信号地址保持信号FEADS#外部地址有效信号外部地址有效信号用于高速缓存无效周期中，该周期用来处理用于高速缓存无效周期中，该周期用来处理Cache与主与主存储器之间的数据一致性。存储器之间的数据一致性。高速缓存控制接口高速缓存控制接口FCACHE#高速缓存可用性信号高速缓存可用性信号读：当从存储器所读数据可以送入读：当从存储器所读数据可

18、以送入Cache时，该信号输时，该信号输出逻辑出逻辑0，表明该操作是缓存式读操作，表明该操作是缓存式读操作写：在写周期中该信号输出逻辑写：在写周期中该信号输出逻辑0，表明本操作是对，表明本操作是对Cache中被修改了的数据执行回写操作中被修改了的数据执行回写操作4. Pentium的总线周期的总线周期F基本的总线操作基本的总线操作总线周期总线周期微处理器访问一次存储器或微处理器访问一次存储器或I/O设备所设备所需要的整个时间需要的整个时间一个处理器时钟周期也称为一个一个处理器时钟周期也称为一个T状态状态每个总线周期包含两个每个总线周期包含两个T状态，分别记做状态，分别记做T1、T2。4. Pe

19、ntium的总线周期的总线周期F基本的总线操作基本的总线操作在在T1期间，处理器在地址总线上输出被访问存储单元期间，处理器在地址总线上输出被访问存储单元的地址、总线周期指示码和有关控制信号，在写周期的地址、总线周期指示码和有关控制信号，在写周期的情况下被写数据在的情况下被写数据在T1期间输出在数据总线上期间输出在数据总线上在在T2期间，外部设备从数据总线上接受数据，或在读期间，外部设备从数据总线上接受数据，或在读周期的情况下把数据放置在数据总线上。周期的情况下把数据放置在数据总线上。4. Pentium的总线周期的总线周期F基本的总线操作基本的总线操作非流水线总线周期非流水线总线周期F总线状态

20、定义总线状态定义Ti总线空闲状态总线空闲状态T1总线周期的第一个时钟总线周期的第一个时钟T2第一个待完成的总线周期的第二个及后续的时钟第一个待完成的总线周期的第二个及后续的时钟T12有两个待完成的总线周期，处理器在为第一个周有两个待完成的总线周期，处理器在为第一个周期传送数据的同时启动第二个总线周期期传送数据的同时启动第二个总线周期T2P有两个待完成的总线周期，且都在第二个及后续有两个待完成的总线周期，且都在第二个及后续的时钟里的时钟里TD有一个待完成的总线周期，其地址、状态和有一个待完成的总线周期，其地址、状态和ADS#已被驱动，而数据和已被驱动，而数据和BRDY#引脚未被采样引脚未被采样F

21、非流水线读写总线周期非流水线读写总线周期F突发式读写总线周期突发式读写总线周期突发式总线周期传送突发式总线周期传送256位数据，即位数据，即4个四字个四字突发式总线周期突发式总线周期一种特殊的总线周期一种特殊的总线周期在非突发式总线周期中，每次只能传送一个数据单元，在非突发式总线周期中，每次只能传送一个数据单元，且至少需要两个时钟周期且至少需要两个时钟周期在突发式总线周期中，传送第一个数据单元需要两个在突发式总线周期中，传送第一个数据单元需要两个时钟周期，以后每个数据单元只需一个时钟周期时钟周期，以后每个数据单元只需一个时钟周期突发式读总线周期突发式读总线周期突发式写总线周期突发式写总线周期F流水线式读写总线周期流水线式读写总线周期流水线流水线指对下一总线周期的寻址与前一总线周指对下一总线周期