常用逻辑部件介绍PPT学习教案

1、会计学1常用逻辑部件介绍常用逻辑部件介绍ABY&ABY1AY1 逻辑门 国家标准符号 旧教材使用符号ABYABYYA与 门Y = A B或 门Y = A B非 门Y = A第1页/共82页 逻辑门 国家标准符号 旧教材使用符号异或门Y = A B与非门Y = A B或非门Y = A BABY1ABY&ABY=1ABYABYABY第2页/共82页二、三态门 而三态门有三种输出状态： 高电平 ( 逻辑1 ) 低电平 ( 逻辑0 ) 高阻态 ( 浮空状态、断开状态 )工作状态AYEN高电平低电平高阻态一般逻辑门只有两种输出状态： 高电平 低电平 高电平低电平AY第3页/共82页三态门AYEN高电平低

2、电平高阻态逻辑门高电平低电平AY第4页/共82页EN A Y 0 0 0 0 1 1 1 0 高阻 1 1 高阻AYENAYEN功能表EN A Y 1 0 0 1 1 1 0 0 高阻 0 1 高阻三态门控制端高电平有效控制端低电平有效第5页/共82页总线AYENAYENAYENAYEN第6页/共82页三、驱动器( 缓冲器 )数据总线 DB控制总线 CB地址总线 AB存储器I/O接口输入设备I/O接口输出设备CPU第7页/共82页单向 ( 用于地址、控制总线的驱动 ) 双向 ( 用于数据总线的驱动 )普通驱动器三态驱动器数据总线 DB控制总线 CB地址总线 AB存储器I/O接口输入设备I/O接

3、口输出设备CPU第8页/共82页1G2GY3Y0Y7Y4A3A0A7A4含两个4位三态驱动器功能表1G A30 Y30 0 0 0 0 1 1 1 0 高阻 1 1 高阻2G A74 Y74 0 0 0 0 1 1 1 0 高阻 1 1 高阻第9页/共82页GDIR 双向三态驱动器74LS245Y7Y0A7A0功能表 G DIR 0 0 A Y 0 1 A Y 1 0 高阻 1 1 高阻OET 双向三态驱动器8286B7B0A7A0OE T 0 0 A B 0 1 A B 1 0 高阻 1 1 高阻第10页/共82页四、 锁存器(触发器)l 组合逻辑电路和时序逻辑电路组合逻辑电路中，输出信号仅

4、与输入信号当时的状态有关， 与电路在此之前的状态无关。时序逻辑电路中，输出信号不仅与输入信号当时的状态有关, 还与电路在此之前的状态有关。第11页/共82页组合逻辑电路例 : 逻辑门、三态门、驱动器等。YAB与 ABY输出信号Y的状态仅与输入信号A、B当时的状态有关， 与A、B过去的状态无关。第12页/共82页D QCPD触发器时序逻辑电路例 : 触发器输出信号Q的状态不仅与输入信号D当时的状态有关， 还与Q过去的状态有关。CPDQ第13页/共82页 以D触发器为例D QCP R输入端 D输出端 Q触发端 CP清 0 端 R当 R=0 时，不论D、CP为何值, Q=0l 触发器是时序逻辑电路常

5、用的基本单元。D触发器、J-K触发器、R-S触发器第14页/共82页D触发器的特点：当触发信号有效时，输出Q随输入D变化 , 即Q = D；当触发信号无效时，即变成非触发信号后， 输出Q不随输入D变化，而保持非触发信号前的状态，Q = Q0 将非触发信号前的状态Q0锁存在Q中, 故触发器又称为锁存器D触发器D QCP触发信号:高电平CPDQ第15页/共82页上升沿触发下降沿触发高电平触发低电平触发边沿触发电平触发CP第16页/共82页1. 上升沿触发方式 CP D Q CP CP D Q 0 0 1 1 其它 Q0(不变）2. 下降沿触发方式 CP D Q CP CP D Q 0 0 1 1

6、其它 Q0(不变）第17页/共82页3. 高电平触发方式 CP D QCP CP D Q 1 0 0 1 1 1 其它 Q0(不变）4. 低电平触发方式 CP D QCP CP D Q 0 0 0 0 1 1 其它 Q0(不变）第18页/共82页三态锁存器74LS373D0 Q0D7 Q7OEG功能表OE G D Q 0 1 0 0 0 1 1 1 0 其它 Q0(不变） 1 高阻 OE 高阻控制 G 触发控制第19页/共82页DI0 DO0DI7 DO7OE STB功能表OE STB DI DO 0 0 0 0 1 1 0 其它 Q0(不变） 1 高阻 OE 高阻控制 STB 触发控制第20

7、页/共82页第21页/共82页一、主频，外频，倍频系数时钟信号是一个按一定电压幅度， 一定时间间隔发出的脉冲信号 l CPU所有的操作都以时钟信号为基准 CPU 按严格的时间标准发出地址，控制信号， 存储器、接口也按严格的时间标准送出或接受数据. 这个时间标准就是由时钟信号确定。CLK第22页/共82页lCPU的主频或内频指CPU的内部工作频率。 主频是表示CPU工作速度的重要指标， 在 CPU其它性能指标相同时, 主频越高, CPU 的速度越快lCPU的外频或系统频率指CPU的外部总线频率。l倍频系数指CPU主频和外频的相对比例系数。 8088/8086/80286/80386的主频和外频值

8、相同; 从80486DX2开始，CPU的主频和外频不再相同， 将外频按一定的比例倍频后得到CPU的主频，即： CPU主频 = 外频 倍频系数 lPC机各子系统时钟(存储系统，显示系统，总线等)是 由系统频率按照一定的比例分频得到。第23页/共82页l 外频性能指标 8088CPU 频率f ：1秒内的脉冲个数 4.77MHz 周期 T = 1/ f 210ns 占空比：高电平在一个周期中的比例 1: 3CLKT第24页/共82页二、T状态l 每个T状态包括：下降沿、低电平、上升沿、高电平CLKT第25页/共82页三、总线周期数据总线 DB控制总线 CB地址总线 AB存储器I/O接口输入设备I/O

9、接口输出设备CPU第26页/共82页总总 线线 操操 作作总线周期总线周期读存储器操作读存储器操作(取指令、取操作数取指令、取操作数)存储器读周期存储器读周期写存储器操作写存储器操作(将结果存放到内存将结果存放到内存)存储器写周期存储器写周期读读 I/O 端口操作端口操作(取取 I/O 端口中的数端口中的数)I/O 端口读周期端口读周期写写 I/O 端口操作端口操作(往往 I/O 端口写数端口写数)I/O 端口写周期端口写周期中断响应操作中断响应操作中断响应周期中断响应周期第27页/共82页 总线周期T1T2T3T4CLK第28页/共82页四、指令周期例 MOV BX, AX 2个T周期 MU

10、L BL 7077个T周期第29页/共82页例 MOV BX, AX 2个T周期 MUL BL 7077个T周期 MOV BX , AX 14个T周期第30页/共82页例2 执行ADD BX , AX 包含: 1) 取指令 存储器读周期 2) 取 ( DS:BX )内存单元操作数 存储器读周期 3) 存放结果到 ( DS:BX )内存单元 存储器写周期例1 执行 MOV BX, AX 包含: 取指令 存储器读周期l 执行指令的过程中， 需从存储器或I/O端口读取或存放数据， 故一个指令周期通常包含若干个总线周期第31页/共82页第32页/共82页五、时序 数据总线 DB控制总线 CB地址总线

11、AB存储器I/O接口输入设备I/O接口输出设备CPU第33页/共82页l描述某一操作过程中， 芯片/总线上有关引脚信号随时间发生变化的关系图，即时序图。六、时序图时间有关引脚信号T1T2T3T4A19A0D7D0ALECLKMEMR例 IBM PC/XT 总线上存储器读周期时序第34页/共82页第35页/共82页第36页/共82页第37页/共82页8088GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND最大组态（最小组态）VCCA15A16/S3A17/S4A18/S5A19/S6(HIGH)(SSO)MN/MXRDRQ/G

12、T0(HOLD)RQ/GT1(HLDA)LOCK(WR)S2(IO/M)S1(DT/R)S0(DEN)QS0(ALE)QS1(INTA)TESTREADYRESET第38页/共82页1最小模式第39页/共82页8088 在最小模式下的典型配置 参看教材新P151 旧P143 地址锁存器8282(两片)STB OE数据收发器OE 8286 T A15A8S6S3/A19A16AD7AD0ALECLKRESETREADYMN/MXVCCGNDGNDDENDT/RIO/MWRRDHOLDHLDAINTRINTANMITESTSSO8088CPU地址总线数据总线控制总线8284A CLKRESETRE

13、ADY+5V内存I/O接口第40页/共82页n提供8088对存储器、I/O接口进行控制所需的信号2最大模式第41页/共82页8088 在最大模式下的典型配置 参看教材新P152 旧P144+5V地址锁存器8282(两片)STB 数据收发器OE 8286T MRDC 8288 MWTC 总线 IORC控制器 IOWC INTA8259A及有关电路 A15A8S6S3/A19A16AD7AD0CLKRESETREADYMN/MXVCCRDQS0QS1LOCKTESTHIGHNMIGNDGND8284A CLKDT/RDENALE8088CPU地址总线数据总线控制总线PC总线插槽RESETREADY

14、S0S1S2INTRRQ/GT0RQ/GT1第42页/共82页8088引脚图 参见教材新P173 旧P1458088GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND最大组态（最小组态）VCCA15A16/S3A17/S4A18/S5A19/S6(HIGH)(SSO)MN/MXRDRQ/GT0(HOLD)RQ/GT1(HLDA)LOCK(WR)S2(IO/M)S1(DT/R)S0(DEN)QS0(ALE)QS1(INTA)TESTREADYRESET第43页/共82页VCCA15A16/S3A17/S4A18/S5A19/S6

15、SSOMN/MXRDHOLDHLDAWRIO/MDT/RDENALEINTATESTREADYRESET8088GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND最小组态1. 电源、时钟和工作模式选择 Vcc 接+5V CLK接4.77MHz 2个GND接地 MN/MX接 +5V 2. 访问I/O端口、存储器的控制信号 IO/M 选择I/O或存储器操作 RD 读操作控制 WR 写操作控制3. 地址/数据、地址/状态复用信号AD7 AD0 地址/数据复用信号A15 A8 地址线A19 A16/S6 S3 地址/状态复用信号 新P

16、153 旧P1454. 地址锁存允许信号ALE8088在最小模式下的引脚和功能 : 第44页/共82页VCCA15A16/S3A17/S4A18/S5A19/S6SSOMN/MXRDHOLDHLDAWRIO/MDT/RDENALEINTATESTREADYRESET8088GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND最小组态5. 数据允许DEN、数据传送方向DT/R 6. 可屏蔽中断请求INTR 中断响应INTA7. 非屏蔽中断请求NMI8. 总线保持请求HOLD 总线保持响应HLDA第45页/共82页VCCA15A16

17、/S3A17/S4A18/S5A19/S6SSOMN/MXRDHOLDHLDAWRIO/MDT/RDENALEINTATESTREADYRESET8088GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND最小组态9. 准备就绪信号READY10. 检测信号TEST11. 系统状态信号SSO与IO/M、DT/R 组合反映当前总线执行的是什么操作12. 复位信号RESET 结束CPU当前操作， 内部寄存器恢复初始状态 CS=FFFFh, 其它为0第46页/共82页第47页/共82页内存I/O接口8088 在最小模式下的典型配置 地

18、址锁存器8282(两片)STB OE数据收发器OE 8286 T A15A8S6S3/A19A16AD7AD0ALECLKRESETREADYMN/MXVCCGNDGNDDENDT/RIO/MWRRDHOLDHLDAINTRINTANMITESTSSO8088CPU地址总线数据总线控制总线8284A CLKRESETREADY+5V第48页/共82页数据总线 DB控制总线 CB地址总线 AB存储器I/O接口输入设备I/O接口输出设备CPU第49页/共82页8088GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCA15A

19、16/S3A17/S4A18/S5A19/S6SSOMN/MXRDHOLDHLDAWRIO/MDT/RDENALEINTATESTREADYRESETI/O端口、存储器读周期时序T1T2T3T4A19A16/S6S3IO/MA15A8ALERDDT/RDENCLKS6 S3A7 A0 A19A16 D7 D0高IO 低Mem AD7AD0第50页/共82页二、 I/O端口、存储器写周期时序 指8088CPU向I/O端口或存储器进行写数据时， 各有关引脚信号随时间变化的情况。 （参见教材新P159 旧P151）数据总线 DB控制总线 CB地址总线 AB存储器I/O接口输入设备I/O接口输出设备C

20、PU第51页/共82页I/O端口、存储器写周期时序T1T2T3T4A19A16/S6S3IO/MA15A8 AD7AD0ALEWRDT/RDENCLKS6 S3A7 A0 A19A16 D7 D0高IO 低Mem8088GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCA15A16/S3A17/S4A18/S5A19/S6SSOMN/MXRDHOLDHLDAWRIO/MDT/RDENALEINTATESTREADYRESET第52页/共82页第53页/共82页第54页/共82页1. 什么是总线数据总线 DB控制总线 CB

21、地址总线 AB存储器I/O接口输入设备I/O接口输出设备CPU第55页/共82页第56页/共82页 2. 总线标准（总线规范）第57页/共82页IBM PC/XT BUSISA 工业标准体系结构 ( Industrial Standard Architecture)EISA 扩展工业标准体系结构 (Extended Industrial Standard Architecture)VESA 视频电气标准协会(又称VL-bus ) (Video Electronics Standards Association)PCI 外部设备互连 (Peripheral Component Interconn

22、ect)USB 通用串行总线 (Universal Serial Bus)AGP 图形加速端口(显卡专用线) (Accelerated Graphics Port) PC系列机上采用的总线标准：第58页/共82页 机械规范： 规定总线的根数、插座形状、引脚排列等 功能规范： 规定总线中每根线的功能。 从功能上，总线分成三组：地址总线、数据总线、控制总线 电气规范： 规定总线中每根线的传送方向、有效电平范围、负载能力等 时间规范： 规定每根线在什么时间有效，通常以时序图的方式进行描述l 总线标准的内容第59页/共82页n研制新的插件板 更新系统功能l 采用标准总线的优点第60页/共82页在介绍硬

23、件接口电路之前介绍总线标准及时序的原因第61页/共82页3. 总线的性能指标数据总线 DB控制总线 CB地址总线 AB存储器I/O接口输入设备I/O接口输出设备CPU第62页/共82页l 总线的主要性能指标第63页/共82页 数据/地址总线的多路复用和非多路复用 复用指一根线上分时传送多种信号, 即一线多用. 数据传输方式 同步方式, 异步方式, 半同步方式 负载能力 总线带负载的能力, 常用可连接的扩增电路板数表示。 总线控制方式 主要指突发传输、并发工作、自动配置、仲裁方法、中断方式等. 其它指标 电源电压等级(5V或3.3V) ; 能否扩展为64位等第64页/共82页4. 总线体系结构第

24、65页/共82页单总线结构 (IBM PC/XT主板示意图)8088CPUROMRAM键盘接口扬声器接口地址锁存器数据驱动器总线控制器8288中断控制器8259ADMA控制器时钟控制器电源及其他辅助电路PC/XT总 线 插 槽 1PC/XT总 线 插 槽 2PC/XT总 线 插 槽 3PC/XT总 线 插 槽 8、显示卡多功能卡实验箱驱动卡第66页/共82页550MHzIDE2Pentium III北桥440BXAGP南桥PIIX4ECMOS & RTCUSB超级I/OIDE1COM1COM2LPT1550MHzL1CacheL2Cache处理机总线 100MHz100MHzPCI 总线 33

25、MHzPCI 插槽ISA 插槽ISA总线 8MHz内存条ROM BIOS显示器硬盘光驱软驱键盘鼠标打印机MODEM66MHz显卡多总线结构第67页/共82页5. 总线的发展趋势第68页/共82页第69页/共82页总总线线名名称称总总 线线工工作作频频率率MHz总总 线线宽宽 度度bit最最 大大传传输输率率MB/ /s引引线线数数多多 路路复复 用用PC/XT48462非非ISA8161662+36非非EISA8.333233198非非VESA166632266124非非PCI V1.03332133是是PCI V2.06664264188是是AGP 1x66.632266是是AGP 2x13

26、332532是是1244.774.77第70页/共82页三、IBM PC/XT总线教材新P266 旧P2621. IBM PC/XT总线信号2. IBM PC/XT总线时序第71页/共82页1. IBM PC/XT总线信号总总线线名名称称总总 线线工工作作频频率率MHz总总 线线宽宽 度度bit最最 大大传传输输率率MB/ /s引引线线数数多多 路路复复 用用PC/XT48462非非ISA8161662+36非非第72页/共82页IBM PC/XT总线插槽引脚信号GNDRESET +5VIRQ2-5VDRQ2-12V+12VGNDMEMWMEMRIOWIORDACK3DRQ3DACK1DRQ1

27、DACK0CLOCKIRQ7IRQ6IRQ5IRQ4IRQ3DACK2T/CALE+5VOSCGNDI/O CH CKD7D6D5D4D3D2D1D0I/O CH RDYAENA19A18A17A16A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0 第73页/共82页l电源及其他10根： OSC CLK 5V 12V GNDl状态线3根 ： I/O CH CK I/O CH RDY CARD SLCTDl地址线20根 A0A19地址总线， 单向输出，由CPU或DMAC发出l数据线8根 D0D7 数据总线，双向输出l控制线21根IBM PC/XT总线插槽引脚信号GND

28、RESET +5VIRQ2-5VDRQ2-12V+12VGNDMEMWMEMRIOWIORDACK3DRQ3DACK1DRQ1DACK0CLOCKIRQ7IRQ6IRQ5IRQ4IRQ3DACK2T/CALE+5VOSCGNDI/O CH CKD7D6D5D4D3D2D1D0I/O CH RDYAENA19A18A17A16A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0 第74页/共82页l 总线控制器8288发出:ALE 地址锁存允许信号MEMR 存储器读控制信号 MEMW 、 写 、 IOR I/O端口读控制信号IOW 、 写 、 l 外设发向8259A:IR

29、Q2IRQ7 中断请求信号 IBM PC/XT总线插槽引脚信号GNDRESET +5VIRQ2-5VDRQ2-12V+12VGNDMEMWMEMRIOWIORDACK3DRQ3DACK1DRQ1DACK0CLOCKIRQ7IRQ6IRQ5IRQ4IRQ3DACK2T/CALE+5VOSCGNDI/O CH CKD7D6D5D4D3D2D1D0I/O CH RDYAENA19A18A17A16A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0 第75页/共82页l 与DMAC有关的信号 AEN 地址允许信号， 由DMAC 发出， 切除CPU对总线的控制 为1时，DMAC

30、控制总线 为0时，CPU 控制总线 DRQ1 DRQ3 通道13 DMA请求信号 DACK0 DACK3 通道03 DMA响应信号 T/C 计数结束信号l RESET 复位驱动信号，单向输出IBM PC/XT总线插槽引脚信号GNDRESET +5VIRQ2-5VDRQ2-12V+12VGNDMEMWMEMRIOWIORDACK3DRQ3DACK1DRQ1DACK0CLOCKIRQ7IRQ6IRQ5IRQ4IRQ3DACK2T/CALE+5VOSCGNDI/O CH CKD7D6D5D4D3D2D1D0I/O CH RDYAENA19A18A17A16A15A14A13A12A11A10A9A8A7A6