自动化专业实现信号源电路 电工电子数字钟实验报告

1、南 京 理 工 大 学电工电子综合实验实验报告姓名： 学号：学院：自动化院专业：自动化系指导老师：钟德荣一、实验目的及内容1、实验目的（1）掌握常见集成电路工作原理和使用方法。（2）学会单元电路设计与组合方法。2、设计要求 实现00:00到59:59的数字计时功能3、设计内容（1）设计实现信号源电路（、）。（2）设计实现00:00到59:59的数字计器（计数、译码、显示）。（3）设计实现快速校分电路（k1、校分时秒停止，含防抖动功能）。（4）设计实现可在任意时刻复位（k2）。（5）设计实现整点报时电路，使数字计时器从59分53秒开始报时，每隔一秒发一声，共发三声低音，一声高音；即59分53秒、

2、59分55秒、59分57秒发低音（频率为500khz），59分59秒发高音（频率为1khz）。（6）整体完成00:00到59:59的数字计时器电路。二、设计电路的用途及原理简介数字计时器实际上是一个对标准频率（1hz）进行计数的计数电路。计时器一般由振荡器、分频器、计数器、译码器、显示器、校时电路、和报时电路组成。振荡器产生稳定的高频脉冲信号,作为数字钟的时间基准,然后经过分频器输出标准秒脉冲。秒脉冲送入计数器，计数器通过“时”、“分”、“秒”译码器显示时间。校分电路实现对“分”上数值的控制，而不受秒十位是否进位的影响。报时电路通过500hz 或1khz的信号和要报时的时间信号进行“与”的运算

3、来实现的定点报时的。各个信号“与”运算关系如下：h报时=(59:53+59:55+59:57) + 59:59 h校分=秒进位q + h清零=复位+k2整体结构框图如下： 图一：数字计时器逻辑框图三、电路所需元件清单元件清单如下：元件型号数量ne5551片cd40401片cd45182片cd45112片74ls003片74ls201片74ls213片74ls741片电容0.047uf1只电阻1504只电阻1k1只电阻3k1只双字屏共阴显示器2块四、单元电路设计原理1、脉冲发生电路：(1)ne555：555集成定时器是一种将模拟和数字电路集成于一体的电子器件，使用十分灵活方便，只要外加少量的阻容

4、元件，就能构成多用途的电路，故其在电子技术中得到了广泛的运用。 图二：ne555引脚图其中1引脚为接地端，引脚2为触发端，引脚3为输出端，引脚4为复位端，引脚5为控制端，引脚6为阀值端，引脚7为放电端，引脚8为电源。当将ne555连结成图三所示的多谐振荡电路时，输出端为周期矩形波。（2）cd4040集成电路cd4040是一种常用的12分频集成电路。当在输入端输入某一频率的方波信号时，其12个输出端的输出信号分别为该输入信号频率的2-12-12，在电路中利用其与ne555组合构成脉冲发生电路。其引脚图如下图五：图五： cd4040引脚图其中vdd为电源输入端，vss为接地端，cp端为输入端，cr

5、为清零端，q1q12为输出端，其输出信号频率分别为输入信号频率的2-12-12。将图三所示电路的输出端接至cd4040的输入端，则可以在q12输出端得到频率大致为1hz的方波信号。可以利用其为电子钟的计时信号。另外，在q11、q3、q2三个输出端得到频率大致为2hz、500hz和1khz的信号，这三个信号在后面介绍的电路中还要用到。于是脉冲发生电路部分如下图六所示： 图六2、计时和译码显示电路（1） cd4518集成电路cd4518时一种常用的8421bcd码加法计数器。每一片cd4518集成电路中集成了两个相互独立的计数器，引脚图如图七所示。图七： cd4518引脚图cd4518逻辑功能如表

6、二所示。输入输出crcpenq3q2q1q0清零10000计数01bcd码加法计数保持00保持计数00bcd码加法计数保持01保持表二： cd4518 功能表于是，当清零端输入1，en端为1且cp端输入时钟信号。其输出端q3 q2 q1 q0输出从0000到1001（即十进制中的0到9）的循环。所以当使用其作为分和秒的个位进行计数时不需对其进行反馈清零，而用其进行分和秒的十位计数时，需要在q3 q2 q1 q0输出0110时（即十进制中的6），对其进行清零（因为cd4518是异步清零）。（2）cd4511集成电路cd4511是一种8421bcd码向8段数码管各引脚码的转换器。当在其四个输入端输

7、入8421bcd码时，其7个输出端可直接输出供7段数码管使用的信号。其引脚图如图八所示:图八： cd4511引脚图cd4511 逻辑功能如下表三：输入输出ledcbagfedcba字符测灯011111118灭零1000000000000消隐锁存111显示le=01时数据译码110000001111110110000100001101110001010110112110001110011113110010011001104110010111011015110011011111006110011100001117110100011111118110100111001119表三： cd4511 逻辑

8、功能表根据cd4511的逻辑功能表可知，当、输入为1而输入为0时其7个输出端分别输出一定的信号。只需将这些信号接入8段数码管相对应的引脚即可使其显示我们所需要的数字。cd4511左侧四个输入端分别连接cd4518的4个输出端。这样8段数码管就可以正常显示计数器所记载的数字编码了。由于电路的显示部分不会出现小数，故8端数码管的小数点引脚悬空，故计时和译码显示部分电路如下图九（以秒位为例）： 图九3、清零电路以图九中秒位计时和译码电路为例，图中1片cd4518所集成的两个计数器。一个为个位计数器，另一个为十位计数器。引脚9始终接高电平，引脚10接由cd4040所输出的1hz的时钟信号，每当时钟信号

9、出现下降沿则计数器加1。接通时钟信号后，输出端引脚q3q2q1q0开始计数。当输出为1001时需要对十位进位，也就是说，此时需要给控制十位计数的集成电路一个下降沿。考虑q3端当且仅当输出由1001变为0000时出现下降沿，于是直接将q3端作为十位计数器的输入时钟信号。在接收到第6个下降沿信号后，十位输出端将由0101变为0110。此时，需要对其进行清零。考虑电路清零模块，使用两个与非门（图中空置的输入端为清零输入端）。当cd4518的4号引脚和5号引脚同时输出1时十位被清零。这就使得其在短暂输出0110后立即被清零成0000。同时考虑当且仅当十位输出由0101经过短暂的0110变为0000时q

10、2输出一个下降沿，于是利用其通过校分电路向分钟位进位。然而本次实验还要求提供整体任意时刻清零的功能，则可以设计一个开关k2，使得当开关闭合时所有4518的清零端全部接高电平，此时即可以实现整体清零目的。该部分电路采用74ls00二输入端四与非门进行设计，74ls00是一种十分常见的集成电路，其中集成了4个与非门。其引脚图如下：图十：74ls00引脚图清零部分电路如下图十所示： 4、校分电路校分电路要求设计一个开关k1，当开关打到计数挡时，计数器正常计数，当开关打到校分挡时计数器可以快速校分，同时秒计数停止。同时校分电路应具有防颤抖功能。为使分计数器可以不受秒计数器的进位脉冲的限制，所以校分时选

11、通较快的2hz的校分信号进行快速校分，同时还要切断1hz的脉冲，使校分的同时秒计数器停止工作。校分电路是通过控制分计数器的时钟脉冲信号频率来对分的进行校正的。当不需要校分时，分的时钟信号由正常的计数器秒的十位提供的脉冲信号控制。此电路防颤抖的原理在于：当开关在两种状态之间转换时，由于机械振动，在很短的时间中会在高低电平之间来回波动，相应的产生几个上升沿。如果直接将开关的输出端直接连接至分个位的时钟的话，这些上升沿将导致它瞬间跳变几个数值。因此，为了解决输出端翻转的问题，该部分电路引入了d触发器，来避免翻转问题的发生。在加上d触发器之后，由于在没有时钟上升沿的时候，输出信号保持，而其时钟频率相对

12、与颤抖频率是很小的，也就是说在开关颤抖过程中触发器的输出是不变的，从而避免了分计数器数值的跳变。校分电路部分的设计主要运用运用74ls74集成电路来实现，现将74ls74集成电路的功能简单介绍如下：（1）74ls74集成电路 74ls74集成电路是一种d触发器。其引脚图如图十一所示：图十二： 74ls74引脚图由图可见，每片74ls74中集成了两个d触发器。由于电路中只需要用到一个d触发器，故假设用到74ls74中的1号触发器。由其功能表可知，当cp端接入时钟，和端接入高电平，d端接入输入信号时，在每个时钟的下降沿时刻输出q都输出与输入d相同的电平，而输出相反的电平。74ls74的功能表如下：

13、输入输出cpd清零0101置“1”1010送“0”1101送“1”1110保持011保持不允许00不确定表四：74ls74功能表校分部分电路设计如下图十二：其中输出端直接与分计时器的个位时钟端相连接。正常计时状态下，开关连接高电平，此时q端输出高电平，总输出端的信号与秒的十位进位信号相同。当开关连接低电平时，q端输出低电平，总输出端输出信号为2hz的时钟信号。5、 报时电路本次实验中报时电路的设计要求是在59:53、59:55、59:57发低音，输入500hz信号；在59：59发高音，输入1khz信号。用二进制数分别表示报时情况如下表：时刻分十位分个位秒十位秒个位音高频率m8m7m6m5m4m

14、3m2m1s8s7s6s5s4s3s2s159分53秒0101100101010011低500hz59分55秒0101100101010101低500hz59分57秒0101100101010111低500hz59分59秒0101100101011001高1000hz表五：报时情况表蜂鸣器的一端接地，另一端的输入满足下式：h59：53f3 + 59：55f3 + 59：57f3 + 59：59f459：51（qbf3qcf3qdf4）， 中，qb、qc、qd分别是秒个位的输出。 设分十位所对应的计数器的输出为1qd,1qc,1qb,1qa；分个位所对应的计数器的输出为2qd,2qc,2qb,2

15、qa；秒十位所对应的计数器的输出为3qd,3qc,3qb,3qa；秒个位所对应的计数器的输出为4qd,4qc,4qb,4qa。其中，q4为高位，q1为低位。在59:51时，四个计数器的输出分别为：1qd1qc1qb1qa0101，2qd2qc2qb2qa1001，3qd3qc3qb3qa0101，4qd4qc4qb4qa0001。因此，此时的触发信号f1qc1qa2qd2qa3qc3qa4qa。而报时脉冲信号可以由cd4040输出分频信号中得到，低音选用500hz的脉冲，高音选用1khz的脉冲。连好之后，接到蜂鸣器的一端，蜂鸣器的另一端接地即可实现了定点报时的功能。该逻辑关系运用74ls00、

16、74ls20、74ls21集成电路连接实现,以下为这三个集成电路的引脚图: 74ls00引脚图 74ls20引脚图 报时信号逻辑图如下图十三（因ewb中没有扬声器故用指示灯代替）：其中输出端直接与分计时器的个位时钟端相连接。正常计时状态下，开关连接高电平，此时q端输出高电平，总输出端的信号与秒的十位进位信号相同。当开关连接低电平时，q端输出低电平，总输出端输出信号为2hz的时钟信号。五、整体电路的设计总体原理图如下：后来用protel se 99画出的原理图如下：六、实验感想1.实验问题:这次的电子电工实验我做的并不是很顺利，由于实验各个元件之间的布局不合理，导致我的脉冲发生电路受到很大的信号干扰，但是我搞了好久也不明白是哪儿出问题了，我于是我把线路拆了重连，在较分电路上还是出现一样的问题，时间也这么没了，第二天我去问老师，老师提醒了我，并给我加