数学实验05_MATLAB求解大学数学问题

1、数字电路课程设计 利用CPLD设计可调时数字钟 河北大学电信学院基础教研部 2005-12-1 学习内容与要求 了解数字钟的功能要求及设计方法； 了解CPLD/FPGA的一般结构及开发步骤； 掌握MAX+PLUSII软件的使用； 熟悉用FPGA器件取代传统的中规模集成器 件实现数字电路与系统的方法 目录 Mux+plus II 使用简介 数字电子钟课程设计说明 Mux+plus II 使用简介 1、设计输入 （1）创建原理图文件 （2）输入逻辑功能图元 （3）保存文件 （4）设定项目名称 （5）检查错误 设计输入包括以下步骤： （1）创建原理图文件 创建一个名为创建一个名为 half_adde

2、r.gdf 的文件。步骤如下：的文件。步骤如下： a. 打开打开Mux+plus II软件开发环境，如图所示软件开发环境，如图所示 b. 选择选择 FileNew 菜单，或单击菜单，或单击 ，弹出，弹出 New 对话框。对话框。 c. 选中选中 Graphic Editor file （图形设计文件）单选按钮。（图形设计文件）单选按钮。 在下拉表框中选择在下拉表框中选择 .gdf 作为文作为文 件的扩展名。单击件的扩展名。单击 ok 按钮。按钮。 弹出弹出 Graphic Editor 窗口。窗口。 （2）输入逻辑功能图元 在原理图的空白处双击鼠标左键（或选择在原理图的空白处双击鼠标左键（或选

3、择 Symbol Enter Symbol 选项选项 ，弹出，弹出 Enter Symbol 对话框。对话框。 在文本框中输入元件名称或用鼠标双击元 件库； 选取元件后点击ok即可； 如果安放相同元件，只要 按住Ctrl 键，同时用鼠标 拖动该元件复制即可。 注：prim库中包含了常用的 基本门电路和触发器元件符号； mf库中包含了74系列集成 电路元件符号。 半加器所需元件和端口包括：输入端口半加器所需元件和端口包括：输入端口INPUT、 与门与门AND、异或门、异或门XOR、输出端口、输出端口OUTPUT，它们都在，它们都在 Prim 库中。库中。 下图为半加器元件安放结果。下图为半加器元

4、件安放结果。 添加连线到器件的管脚上 把鼠标移到元件引脚附近，则鼠标光标自动由箭头把鼠标移到元件引脚附近，则鼠标光标自动由箭头 变为十字，按住鼠标右键拖动，即可画出连线。变为十字，按住鼠标右键拖动，即可画出连线。 标记输入/输出端口属性 双击输入端口的双击输入端口的 “PIN-NAME”，当变成黑色时，即，当变成黑色时，即 可可 输入标记符并回车确认。输出端口标记方法类似。半加器输入标记符并回车确认。输出端口标记方法类似。半加器 的输入端分别标记为的输入端分别标记为 A、B ，输出端分别为，输出端分别为 S、C 。 （3）保存文件 要保存文件，选择要保存文件，选择 FileSave As 选项

5、，弹出选项，弹出 Save As 对话框。如图所示。对话框。如图所示。 在在 File Name 文本文本 框中输入框中输入 half_adder.gdf ，并，并 在在 Directories 列表列表 框中选择文件的保存框中选择文件的保存 目录。目录。 注意注意 在在 MAX+PLUS 中，保存文件目录的路径字符串中不中，保存文件目录的路径字符串中不 能包含中文字符。能包含中文字符。 (4)设定项目名称 选择选择 FileProjectset project to current file 选项或图标选项或图标 ，可将当前的设计文件指定为当前项目。，可将当前的设计文件指定为当前项目。 （5

6、）检查错误 为了确保输入的逻辑正确，可以保存文件并检查错为了确保输入的逻辑正确，可以保存文件并检查错 误。步骤如下：误。步骤如下： 选择选择 FileProjectSave & Check 选项选项 ，这将保，这将保 存上面编辑的文件，并检查输入中的错误。存上面编辑的文件，并检查输入中的错误。 如果没有出现错误，单击如果没有出现错误，单击 OK 按钮，关闭消息对按钮，关闭消息对 话框。话框。 单击单击 Compiler 窗口右上角的关闭按钮，关闭窗口右上角的关闭按钮，关闭 Compiler 窗口。窗口。 2、电路编译与适配 （1）选择器件 （2）设定全局综合适配参数 （3）编译、适配 电路编译

7、与适配包括以下步骤： （1）选择器件 选择选择 AssignDevice 选项，弹出选项，弹出 Device 对话框。对话框。 在在 Device Family 下拉列表框中选择适配器件的系列，在下拉列表框中选择适配器件的系列，在 Devices 中选择器件的型号，然后单击中选择器件的型号，然后单击 OK 按钮。按钮。 （本设计中选择（本设计中选择MAX7000S系列的系列的EPM7064SLC44-5器件）器件） 注：注： 如果不对适配器件的型号进行选择，该软件将自动选择适合本电路的器件进如果不对适配器件的型号进行选择，该软件将自动选择适合本电路的器件进 行编译适配。行编译适配。 (2)设定

8、全局适配参数 为权衡芯片占用面积与电路工作速度之间的矛盾，当电路工作速度 要求不高时，可设定编译器对资源使用进行优化。步骤如下： 选择AssignGlobal Project Logic Synthesis，弹出全局逻辑综，弹出全局逻辑综 合设置窗口，如图所示合设置窗口，如图所示 修改Optimize中的滑动条至最左边，即完全对面积进行优 化；同时将MAX Device Synthesis Options中的Multi-Level Synthesis for MAX 3000/5000/7000 Devices项选中，即对 该系列CPLD器件进行多级综合优化。 修改完成后，点击ok 按钮确认设

9、定。 （3）编译、适配 选择选择 MAX+plusCompiler ，弹出，弹出 Compiler 窗口。窗口。 单击单击 Start 按钮开始编译并显示编译结果，生按钮开始编译并显示编译结果，生 成成*. pof下载编程文件。下载编程文件。 注：可以双击注：可以双击Compliler窗口中的窗口中的rpt图标查看编译报告，其中包图标查看编译报告，其中包 括输入、输出引脚分配及资源使用情况。括输入、输出引脚分配及资源使用情况。 3、仿真 （1）添加仿真信号 （2）添加输入激励波形 （3）电路仿真 仿真包括以下步骤： （1）添加仿真信号 a、选择、选择 MAX+plus Wave Editor

10、选项，弹出波选项，弹出波 形编辑窗口。形编辑窗口。 b. 将鼠标移至空白处并单击右键，出现对话将鼠标移至空白处并单击右键，出现对话 框窗口框窗口 。 c. 选择选择 Enter Node from SNF 选项并按鼠标选项并按鼠标 左键确认，出现如图所示对话框。左键确认，出现如图所示对话框。 单击单击 List 和和 = 按钮，选择欲仿真的输入按钮，选择欲仿真的输入/输出端口。输出端口。 （2）添加输入激励波形 选中欲添加信号的管脚，窗口左边的信号源按钮变成可选中欲添加信号的管脚，窗口左边的信号源按钮变成可 操作状态。根据电路实际要求选择信号源种类。操作状态。根据电路实际要求选择信号源种类。

11、放大或缩小波形放大或缩小波形 调整显示区域的大小以适应窗口调整显示区域的大小以适应窗口 以低电平以低电平 0 （或高电平（或高电平 1）覆盖所选波形）覆盖所选波形 以不定态以不定态 X （或高阻态（或高阻态 Z）覆盖所选波形）覆盖所选波形 反转所选波形的逻辑电平反转所选波形的逻辑电平 以时钟波形覆盖所选节点以时钟波形覆盖所选节点 以计数序列覆盖所选的单个组的全部或部分波形以计数序列覆盖所选的单个组的全部或部分波形 n 添加好激励波形的界面如图所示 保存激励信号编辑结果保存激励信号编辑结果 n点击点击 FileSave 菜单出现如图所示对话框。菜单出现如图所示对话框。 n文件名称和原理图文件一致

12、，扩展名为文件名称和原理图文件一致，扩展名为“.scf” ，单，单 击击OK保存激励信号编辑结果。保存激励信号编辑结果。 （3）电路仿真 电路仿真属于设计校验，包括功能仿真（前仿真）电路仿真属于设计校验，包括功能仿真（前仿真） 和时序仿真（后仿真）。由于时序仿真的结果比较接近和时序仿真（后仿真）。由于时序仿真的结果比较接近 实际器件仿真的结果，因此本设计采用时序仿真。实际器件仿真的结果，因此本设计采用时序仿真。 a. 选择选择MAX+plusSimulator选项，弹出仿真器窗口选项，弹出仿真器窗口 。 b. 单击单击 Start 开始仿真开始仿真 。 c. 电路仿真完成后，单击电路仿真完成后

13、，单击 Open SCF 打开波形文件，打开波形文件， 显示电路的仿真结果。显示电路的仿真结果。 d. 半加器电路的仿真结果如图所示。半加器电路的仿真结果如图所示。 检查仿真结果是否正确，并观察电路的时序及检查仿真结果是否正确，并观察电路的时序及 延时情况延时情况 。 4、层次设计 为了完成8位加法器，需要使用8个全加器；而每一 个全加器又可以用两个半加器构成，因此，在完成半加 器的设计基础之上，可以创建新的原理图文件来调用半 加器，并构成一位全加器。 按照上述步骤，当全加器设计完成后，可以创建更 高一层原理图文件来调用1位全加器构成8位加法器。其 步骤如下： （1）创建当前原理图文件的图形符

14、号 （2）新建原理图文件，设计1位全加器 （3）重复上述（1）、（2）步骤，完成8 位加法器 （1）创建符号 当电路仿真完成后，即确定电路设计正确后，就可以 将该电路作为元件在其他原理图中进行调用。 生成元件符号，选择选择FileCreate Default Symbol命令命令 即可。即可。 完成后即可关闭当前原理图文件。 （2）新建原理图文件设计全加器 原理图文件的创建过程如前 所述，在调用元件库中的元 件时，库列表中的第一项列 出了自己创建的元件库，并 在元件列表中出现半加器 （Half-adder）元件，如图所 示 a、放置半加器，并连接 构成全加器 全加器电路图如图所示 b、保存文件

15、并设置为当前工程 c、检查错误 d、对电路进行仿真，仿真结果如下图所示 e、按照上面的方法，生成全加器元件符号，以便在顶层原理图中 调用。 （3）8位加法器设计 电路图如图所示 仿真波形如下图所示 5、管脚的分配与定位 选择选择 MAX+PlusFloorplan Editor选项，即可打开平面选项，即可打开平面 （底层）编辑器窗口，出现如图所示的芯片管脚分配图。（底层）编辑器窗口，出现如图所示的芯片管脚分配图。 管脚的编辑过程： 用鼠标左键按住欲分配的输入、输出端口并拖到下面芯 片的相应管脚上，然后松开，即可完成一个管脚的重新分配。 选择左侧工具条中的“ ”按钮，Floorplan窗口将显示

16、 当前引脚分配。如图所示 管脚重新分配时须注意的事项：管脚重新分配时须注意的事项： n芯片上有些特殊功能的管脚（如芯片上有些特殊功能的管脚（如GND、TDI、 TDO 等），进行管脚编辑时不能使用。等），进行管脚编辑时不能使用。 n在器件选择时如果选择了在器件选择时如果选择了Auto，则不允许对管脚，则不允许对管脚 进行再分配。进行再分配。 n对管脚进行重新分配后，必须再编译一次，否则对管脚进行重新分配后，必须再编译一次，否则 下载后的管脚还是自动分配的状态。下载后的管脚还是自动分配的状态。 6、器件编程 a. 选择选择 MAX+PlusProgrammer 选项，如果是第一次使用，选项，如果是第一次使用， 将出现如图所示的对话框。将出现如图所示的对话框。 硬件类型选择硬件类型选择 “ “ByteBlaster（MV）” ” 并单击并单击 OK 确认。确认。 b. 选择完下载文件后，单击选择完下载文件后，单击 OK 确定，出现如图所示确定，出现如图所示 的编程界面。的编程界面。 单击单击 Program 按钮进行下载编程按钮进行下载编程。 数字电子钟课程设计说明 一、设计要求 二、课程设计步骤 1、看懂电路原理图，按照原理图和元件插件图完成电路 板的焊接； 2、熟悉Mux+plus II软件的使用；