数字钟设计QIIqin总结PPT学习教案

1、会计学1 数字钟设计数字钟设计QIIqin总结总结 已知条件 ISE 13.4软件 FPGA实验开发装置 FPGA和EDA(必做) 4-2线优先编码器设计 P238 多功能数字钟。 FPGA和EDA(选做) （选做）十进制加/减 可 逆 计 数 器 设 计 （ P285/286） 数字钟的扩展功能 第1页/共19页 已知条件 ISE 13.4软件 FPGA实验开发装置 基本功能（必做） 显示时、分、秒； 小时为24进制，分秒 为同步60进制。 能调整小时、分钟时 间； 扩展功能（选做, 3分 ） 小时为12/24进制可切换 ； 任意时刻闹钟 。 报整点数(几点钟LED闪 烁几下）。 第2页/共

2、19页 n设计可以采用原理图或HDL语 言。 第3页/共19页 10周：模块1、260进制、24进制同步计 数器设计与仿真； 10周：顶层模块调用模块1、2组成数字 钟主体电路，并完成引脚分配、编译、仿 真、下载与调试等。 11周：扩展电路（校时、仿广播电台正点报 时 ）实验。 11周：验收。 第4页/共19页 第7章（p235） 7.2 多功能数字钟电路设计 第9章 （P310） 9.4 可编程逻辑器件CPLD/FPGA ISE 13.4开发软件（见文档） 第5页/共19页 第6页/共19页 数字钟电路系统由数字钟电路系统由主体电路主体电路和和扩展电路扩展电路两大部分所组成两大部分所组成 秒

3、计数器计满秒计数器计满60后后 向分计数器进位向分计数器进位 分计数器计满60后 向小时计数器进位 小时计数器按照小时计数器按照 “24进制进制”规律计规律计 数数 计数器的输出经译码器送显示器 计时出现误差时可以用校时电 路进行校时、校分、校秒 扩展电路必须在主体电路正常运扩展电路必须在主体电路正常运 行的情况下才能实现功能扩展行的情况下才能实现功能扩展 第7页/共19页 第8页/共19页 设计输入设计输入 项目编译项目编译 仿真与定时分析仿真与定时分析 编程下载编程下载 系统测试系统测试 修改设计修改设计 第9页/共19页 1. 框图框图 第10页/共19页 2. 主体电路主体电路Veri

4、log实现的层次图实现的层次图 第11页/共19页 3. 六十进制计数器的设计六十进制计数器的设计 /* counter10.v ( BCD: 09 ) * module counter10(Q, nCR, EN, CP); input CP, nCR, EN; output 3:0Q; reg 3:0 Q; always (posedge CP or negedge nCR) begin if(nCR) Q = 4b0000; / nCR0，计数器被异步清零 else if(EN) Q = Q; /EN=0,暂停计数 else if(Q = 4b1001) Q = 4b0000; else

5、Q = Q + 1b1; /计数器增1计数 end endmodule 第12页/共19页 3. 六十进制计数器的设计六十进制计数器的设计 /* counter6.v (BCD: 05)* module counter6(Q, nCR, EN, CP); input CP, nCR, EN; output 3:0 Q; reg 3:0 Q; always (posedge CP or negedge nCR) begin if(nCR) Q = 4b0000; / nCR0，计数器被异步清零 else if(EN) Q = Q; /EN=0,暂停计数 else if(Q = 4b0101) Q

6、 = 4b0000; else Q = Q + 1b1; /计数器增1计数 end endmodule 第13页/共19页 3. 六十进制计数器的设计六十进制计数器的设计 /* counter60.v (BCD: 0059)* /60进制计数器：调用10进制和6进制底层模块构成 module counter60(Cnt, nCR, EN, CP); input CP, nCR, EN; output 7:0 Cnt; /模60计数器的输出信号 wire 7:0 Cnt; /输出为8421 BCD码 wire ENP; /计数器十位的使能信号（中间变量） counter10 UC0 (Cnt3:0, nCR, EN, CP); /计数器的个位 counter6 UC1 (Cnt7:4, nCR, ENP, CP); /计数器的十位 assign ENP = (Cnt3:0=4h9); /产生计数器十位的使能信号 endmodule