计算机学科专业基础综合组成原理-存储器层次结构六

1、计算机学科专业基础综合组成原理 -存储器层次结构（六）（总分：100.00，做题时间：90分钟）一、B单项选择题/B（总题数：45,分数：45.00）1. 下列关于存储系统层次结构的说法中，不正确的是 。A.存储层次结构中，离 CPU越近的存储器速度越快，价格越贵，容量越小 B.Cache-主存层次设置的目的是为了提高主存的等效访问速度 C.主存-辅存层次设置的目的是为了提高主存的等效存储容量* D.存储系统层次结构对程序员都是透明的（分数：1.00）A.B.C.D. V解析：此题考查的知识点：存储系统层次结构的基本概念。Cache-主存层次对所有程序员都是透明的。主存-辅存层次只对应用程序员

2、透明，对系统程序员不透明。2. 存储器的存取周期与存储器的存取时间的关系是 。A.存取周期大于存取时间 B.存取周期等于存取时间C.存取周期小于存取时间 D.存取周期与存取时间关系不确定（分数：1.00）A. VB.C.D.解析：此题考查存储器存取周期与存取时间的概念及其关系。存取周期是存储器进行连续地读或写操作允 许的最短时间间隔，存取时间是存储器进行一次读或写操作所需的平均时间。3. 以下几种存储器中，存取速度最快的是 。 A.Cache B.寄存器 C.内存 D.光盘（分数：1.00 ）A.B. VC.D.解析：存储层次结构中，离 CPU越近的存储器速度越快，价格越贵，容量越小。寄存器就

3、是离CPU最近的存储器。4. 属于易失性存储器的是。A. E2PROMB. CacheC. Flash MemoryD. CD-ROM（分数:1.00 )A.B. VC.D.解析：易失性存储器包括Cache。5. 虚拟存储器理论上的最大容量取决于A. 辅存容量B. 主存容量C. 虚地址长度D. 实地址长度（分数:1.00 )A.B.C. VD.解析：虚地址和实地址是虚拟存储器的两个基本概念，虚拟存储器的最大容量取决于虚地址长度，主存储器的最大容量取决于实地址长度。6. 下列存储保护方案中，不是针对“地址越界”访存违例的是 。A. 界限保护B. 键保护C. 环保护D. 设置访问权限位（分数:1.

4、00 )A.B.C.D. V解析：设置访问权限位是针对“访问越权”访存违例的7. 下列关于DRAM?H新的说法中，错误的是* A.刷新是指对DRAM中的存储电容重新充电* B.刷新是通过对存储单元进行“读但不输岀数据”的操作来实现 C.由于DRAM内部设有专门的刷新电路，所以访存期间允许进行刷新D.刷新期间不允许访存，这段时间称为“访存死区（也叫死时间）”（分数：1.00 ）A.B.C. VD.解析：DRAM在访存期间不允许刷新。8. 下列关于ROMK RAM的叙述中，正确的是。 A.CD-ROM实质上是ROM B.FIash是对RAM勺改进，可以实现随机存取 C.RAM的读出方式是破坏性读出

5、，因此读后需要再生 D.只有DRAM读后需要刷新（分数：1.00 ）A.B.C.D. V解析：CD-ROM1光盘存储器，是一种机械式的存储器，与ROM有本质的区别，选项 A错误。Flash存储器是E2PRO啲改进产品，虽然它也可以实现随机存取，但从原理上讲仍属于 ROM而且RAM是易失性存储器，选项B错误。DRAM勺读出方式并不是破坏性的，读出后不需再生，选项C错误。SRAR采用双稳态触发器来记忆信息，因此不需要再生：而DRAM采用电容存储电荷的原理来存储信息，只能维持很短的时间，因此需要再生，选项D正确。9. 下面是有关DRAM和SRAM存储器芯片的叙述：I. DRAM芯片的集成度比 SRA

6、M高n. DRAM芯片的成本比 SRAM高山.DRAM芯片的速度比SRAM快IV. DRAM芯片工作时需要刷新，SRAM芯片工作时不需要刷新 通常情况下，错误的是。 A. I 和 n* B. n和山 C. m 和 v* D. I 和 V（分数：1.00 ）A.B. VC.D.解析：DRAM勺集成度高于SRAIM SRAM勺速度高于DRAM可以推出DRAM勺成本低于SRAMI SRAM芯片工作 时不需要刷新，DRAM芯片工作时需要刷新。 随机存储器RAM可分为静态和动态两种。 SRAM由 6个MOS管组 成一个记忆单元，它的存取速度快，但集成度低，功耗也较大；DRAM由 4个MOST或单个MOS

7、f组成一个记忆单元，它的集成度高，功耗小，但存取速度慢。DRAM是靠MOS电路中的栅极电容来存储信息的，栅极电容上的电荷数目会随着时间推移逐步泄漏，因此每隔一定的时间必须向栅极电容补充一次电荷，这个过 程称为刷新。10. 下列关于DRAM刷新的说法中，错误的是。A.刷新操作按行进行，一次刷新一行中的全部存储单元 B.刷新所需的行地址由 DRAM内部的刷新计数器（行地址生成器）给出 C.集中刷新的“死时间”要大于异步刷新的“死时间”D.分散刷新方式同样存在“死时间”（分数：1.00）A.B.C.D. V解析：分散刷新方式不存在死时间。11. 下列关于Cache的说法中，正确的是 。A.采用直接映

8、像时，Cache无需考虑替换问题B.如果选用最优替换算法，则 Cache的命中率可以达到100% C.Cache本身的速度越快，则 Cache存储器的等效访问速度就越快 D.Cache的容量与主存的容量差别越大越好（分数：1.00 ）A. VB.C.D.解析：由于主存块是在不命中时被装入Cache，所以Cache命中率不可以达到 100%命中率比Cache本身速度对Cache的等效访问速度影响更大。12. “小端次序”的机器上，四字节数据12345678H按字节地址由小到大依次存在为 。A.12345678H* B.56781234HC.34127856H* D.78563412H（分数：1.

9、00 ）A.B.C.D. V解析：此题考查小端次序的基本概念。13. 为了提高访问主存中信息的速度，要求“信息按整数边界存储（对齐方式存储）”，其含义是 。*A.信息的字节长度必须是整数* B.信息单元的存储地址是其字节长度的整数倍C.信息单元的字节长度必须是整数 D.信息单元的存储地址必须是整数（分数：1.00 ）A.B. VC.D.解析：此题考查“信息按整数边界存储”的概念。14. 某存储系统中，主存容量是Cache容量的1024倍，Cache被分为8个块，当主存地址和 Cache地址采用直接映像方式时，地址映射表的大小应为 。（假设不考虑一致维护位。）A.6 X 1025bitsB.8

10、X 10bitsC.6 X 1024bitsD.8 X 11bits（分数：1.00 ）A.B.C.D. V解析：由于Cache被分为8个块，那么Cache:有8行，采用直接映像，一行相当于一组。故该标记阵列 每行存储1个标记项，其中主存标记项为10bits（2 10=1024,是Cache容量的1024倍，那么就是地址长度比Cache长10位），加上1位有效位，即为 8X 11bits 。15. 下面说法中正确的是。* A.有了稳定的地址和写入的数据，再有了片选信号才能给岀写命令，以便保证无误的写操作* B.有了稳定的地址与片选信号才可以读* C.信号应有一定的持续时间，以保证读写操作得以正

11、常完成* D.以上说法都正确（分数：1.00 ）A.B.C.D. V解析：存储器读写操作时，地址信号、片选信号、读写命令、读岀的数据或写入的数据，它们之间在时序 配合上要满足以下这些条件：有了稳定的地址与片选信号才可以读；有了稳定的地址和写入的数据，再有 了片选信号才能给岀写命令，以便保证无误的写操作。此外，这些信号应有一定的持续时间，以保证读写 操作得以正常完成。16. 虚拟存储器中的页表有快表和慢表之分，下面关于页表的叙述中正确的是。 A.快表与慢表都存储在主存中，但快表比慢表容量小* B.快表采用了优化的搜索算法，因此查找速度快 C.快表比慢表的命中率高，因此快表可以得到更多的搜索结果D

12、.快表采用高速存储器件组成，按照查找内容访问，因此比慢表查找速度快（分数：1.00）A.B.C.D. V解析：快表采用的是相联存储器，而不是依赖搜索算法来查找的，而慢表通常是依赖于查找算法，故选项A和B错误。快表的命中率有可能高于慢表，但快表仅是慢表的一个部分拷贝，不能得到比慢表更多的结 果，因此选项C错误。17. 已知Cache命中率H=0.98，主存比Cache慢4倍，已知主存的存取周期为 200ns，Cache/主存的效率是A.0.92B.0.94C.0.96D.0.98(分数：1.00 )A.B. VC.D.解析：R=T/=4; Tc=Tm/4=50ns ; E=1/R+(1-R)H=

13、1/4+(1- 4) X0.98=0.94。18. 已知Cache命中率H=0.98，主存比Cache慢4倍，已知主存的存取周期为 200ns，平均访问时间是 。* A.125ns* B.75ns C.55ns* D.53ns(分数：1.00 )A.B.C.D. V解析：R=Tm/Tc=4; Tc=Tm/4=50ns ; Ta=Tc/E=TcX4-3X0.98=50 X1.06=53ns。19. CPU执行一段程序时，Cache完成存取的次数为 3800次，主存完成存取的次数为200次，已知Cache存取周期为50ns，主存为250ns，那么Cache/主存系统的效率为 。* A.86.3%*

14、 B.87.2%* C.83.3%*D.85.5%(分数:1.00)A.B.C. VD.解析：命中率 H=N/(N c+N)=3800/(3800+200)=0.95 ;主存慢于 Cache 的倍率：r=t mt c=250ns/50ns=5 ;访问 效率：e=1/叶(1-r)H=1/5+(1-5) X0.95=83.3%。20. 下列关于Cache和虚拟存储器的叙述中，正确的是 。 A.当Cache没有命中时，会引起处理器切换进程，以更新 Cache中的内容B.当虚拟存储器失效(如缺页)时，处理器将会切换进程，以更新主存中的内容 C.Cache和虚拟存储器由硬件和操作系统共同实现，对应用程序

15、员均是透明的D.虚拟存储器的容量等于主存和辅存的容量之和(分数：1.00 )A.B. VC.D.解析：Cache失效与虚拟存储器失效的处理方法不同，Cache完全由硬件实现，不涉及软件端，而虚拟存储器由硬件和OS共同完成，缺页时才会发岀缺页中断，故选项A错误，选项B正确，选项C错误。在虚拟存储器中，主存的内容只是辅存的一部分内容，故选项D错误。21. 影响高速缓存命中率的因素有 。I .每次与内存交换信息的单位量n. Cache的容量山.Cache结构 W.不同映像方式V.主存的大小* A. i、n、山、w* B. i、n和山 C. I、山和w* D.只有I(分数：1.00 )A. VB.C.

16、D.解析：影响Cache命中率的因素有以下几点：(1)Cache的容量：更大的Cache容量，对提高命中率是有好处的，而容量达到一定大小之后，再增加其容量对命中率的提高并不明显。(2)Cache line size( 每次与内存交换信息的单位量)：Cache在命中的情况下，可以在 0等待状态快速向CPU提供指令和数据，而一 旦不命中，CPU就必须到主存去取信息，会增加几个等待状态。所以为减少访问内存的次数，可通过每次 到内存取信息时不是以一个字为单位，而是以几个字在主存与Cache之间实现信息传送。Cache line size太大，会减慢本次完成传送的进度，还可能出现Cache中太多信息而不

17、被 CPU使用，造成费时费资源。(3)多级的Cache结构：在已有Cache存储器系统之外再增加一个容量更大的Cache，此时第一级 Cache中保存的信息第二级Cache中也保存，CPU访问第一级Cache出现缺失时就去访问第二级Cache。若两个Cache命中率为90%两个合起来的命中率为 99%所以不可再增加第三级 Cache。(4)不同映像方式：全相联映 像方式很难实用，直接映像方式命中率略低，多路组相联映像方式性能/价格比更好。22. 设某按字节编址的计算机已配有00000H07FFFH的ROM区，地址线为20位，现再用16KX8位的RAM芯片构成剩下的RAM区 08000HFFFF

18、FH则需要这样的RAM芯片片。 A.61B.62C.63D.64（分数：1.00 ）A.B. VC.D.解析：RAM区的地址范围为 0000 1000 0000 0000 00001111 1111 1111 1111 1111 ，由此可知 RAM区的大小为 31X32KB （31 X32KB）/16KB=6223. 下列关于相联存储器的说法中，错误的是 。* A.相联存储器指的是按内容访问的存储器 B.在实现技术相同的情况下，容量较小的相联存储器速度较快 C.相联存储器结构简单，价格便宜 D.在存储单元数目不变的情况下，存储字长变长，相联存储器的访问速度下降（分数：1.00 ）A.B.C.

19、VD.解析：相联存储器的基本概念。24. 下列关于DRAM和SRAM的说法中，错误的是 。I. SRAM不是易失性存储器，而 DRAMH易失性存储器 n. DRAM匕SRAM!成度更高，因此读写速度也更快 山主存只能由DRAM构成，而高速缓存只能由 SRAM勾成 W.与SRAM相比，DRAM由于需要刷新，所以功耗较高A.n、山和WB.I、山和WC.I、n和山D.I、n、山和w（分数：1.00 ）A.B.C.D. V解析：SRAM和DRAM都属于易失性存储器，掉电就会丢失，故I错误。SRAM勺集成度虽然更低，但速度更快，因此通常用于高速缓存 Cache，故H错误。主存可以用SRAM实现，只是成本

20、高，故山错误。与SRAM相比，DRAM成本低、功耗低，但需要刷新，故W错误。25. 某机字长32位，主存容量1 MB按字编址，块长512 B，Cache共可存放16个块，采用直接映射方式，则Cache地址长度为。A.11 位B.13 位C.18 位D.20 位（分数：1.00 ）A. VB.C.D.解析：主存地址中除去主存字块标记的部分就是Cache地址，结构如下所示：主存字块标记Cache地址而Cache地址的格式如下图所示：块号块内地址其中，块长512 B，主存按字（32位）编址，512 B/4 B=128=2 7，即块内字地址 7位；Cache共可存放16个 块，采用直接映射方式，24=

21、16，即Cache字块地址4位。故Cache地址共4+7=11位，选A。26. 在Cache和主存构成的两级存储体系中，Cache的存取时间是100ns，主存的存取时间是 1000ns。如果希望有效（平均）存取时间不超过 Cache存取时间的15%贝U Cache的命中率至少应为 。A.90%* B.98%C.95%* D.99%（分数：1.00 ）A.B.C.D. V解析：设 Cache 命中率为 a，则（1000+100）（1- a）+100a0.985，故至少为 99%27. 下列关于Cache写策略的论述中，错误的是 。* A.全写法（写直达法）充分保证Cache与主存的一致性* B.

22、采用全写法时，不需要为 Cache行设置“脏位/修改位”* C.写回法（回写法）降低了主存带宽需求（即减少了 Cache与主存之间的通信量）* D.多处理器系统通常采用写回法（分数：1.00 ）A.B.C.D. V解析：采用全写法时，主存-Cache数据始终一致，被替换的 Cache行不必写回主存，所以不需要为Cache行设置“修改位”。对安全性、可靠性要求高，不允许有主存-Cache数据不一致现象发生的计算机系统，它的Cache必须采用全写法。28. 假定用若干个8KX8位的芯片组成一个32KX32位的存储器，则地址4仆0H所在芯片的最大地址是 A.OOOOH B.4FFFH C.5FFFH

23、 D.7FFFH（分数：1.00 ）A.B.C. VD.解析：用8KX8位的芯片组成一个32KX32位的存储器，每行中所需芯片数为4,每列中所需芯片数为4,各行芯片的地址分配如下：第一行（4个芯片并联）：0000H1FFFH第二行（4个芯片并联）：2000H3FFFH第三行（4个芯片并联）：4000H- 5FFFH第四行（4个芯片并联）：6000H7FFFH故，地址为4仆OH所在芯片 的最大地址即5FFFH29. 某机器采用四体低位交叉存储器，现分别执行下述操作：（1）读取6个连续地址单元中存放的存储字，重复80次；（2）读取8个连续地址单元中存放的存储字，重复60次；则、（2）所花时间之比为

24、。A.1:1*B.2:1C.4:3*D.3:4（分数：1.00 ）A.B.C. VD.解析：假设存储器的存取周期为T：在（1）的情况下，连续读取 6个存储字需时T+（6- 1） X（T/4）=2.25T，但存放连续字中第一个字的存储器需到3T时间后才能进行下一轮读取，故（1）共需时3TX（80 -1）+2.25T=239.75T。在 的情况同理，一轮读取需时 T+（8- 1） X（T/4）=2.75T，但开始下一轮读 取需3T时间后，故 共需时3TX（60 -1）+2.75T=179.75T。综合上述分析， 、（2）所花时间之比约为 4:3。30. 某计算机的存储系统由 Cache-主存系统构

25、成，Cache的存取周期为10ns，主存的存取周期为 50ns。在 CPU执行一段程序时，Cache完成存取的次数为4800次，主存完成的存取次数为 200次，该Cache-主存系 统的效率是 。（设Cache和主存不能同时访问。）A.0.833B.0.856C.0.958D.0.862（分数:1.00 ）A. VB.C.D.解析：命中率=4800/（4800+200）=0.96 ，平均访问时间=0.96 X 10+（1 -0.96） X （10+50）=12ns，故效率 =10/12=0.833。31. 某机字长32位，主存容量1MB按字编址，块长512B, Cache共可存放16个块，采用

26、直接映像方式，则Cache地址长度为。A.11位B.13位C.18位D.20位（分数：1.00 ）A. VB.C.D.解析：主存地址中除去tag（主存字块标记）的部分就是Cache地址。其中，块长512 B，主存按字编址，512 B/（4 B/W）=128W=27W即块内字地址 7位。Cache共可存放16个块，采用直接映像方式， 24=16，即Cache 字块地址4位。故Cache地址共4+7=11位，选项A正确。32. n体（模n）交叉编址存储器在 时，其存取带宽是单体存储器的n倍。* A.连续访存的n个地址是针对同一个存储模块* B.任何情况下都能* C.连续访存的n个地址是针对不同的存

27、储模块D.任何情况下都不能（分数：1.00 ）A.B.C. VD.解析：此题考查n体（模n）交叉编址存储器的特性。33. 设有主存-Cache层次的存储器，其主存容量 1MB Cache容量16KB,每字块有8个字，每字32位，采用直接地址映像方式。若主存地址为 35301H,且CPU访问Cache命中，则该主存块在 Cache的第字块中（Cache起始字块为第0字块）。*A.152B.153C.154D.151（分数:1.00 ）A. VB.C.D.解析：主存地址 35301H对应的二进制为 0011 01 01 0011 0000 0001，现在要分析该地址中哪些位是 Cache 块内地址

28、、主存字块标记和 Cache字块地址。低位是块内地址，每个字块 8个字，一个块内有 25B（每字32 位），所以低5位表示字块内地址。主存字块标记为高 6位（1 MBH6KB=64=26）,其余01 0011 000即为Cache 字块地址，对应的十进制数为 152。34. 双端口存储器在 发生访问冲突。 A.左端口与右端口同时被访问的情况下B.同时访问左端口与右端口的地址码不同的情况下 C.同时访问左端口与右端口的地址码相同的情况下 D.任何情况下都不（分数：1.00 ）A.B.C. VD.解析：此题考查双端口存储器的特性。35. 下列关于双端口存储器和交叉存储器的叙述中，正确的是 。* A

29、.双端口存储器两个端口使用同一组地址线、数据线和读写控制线，同时访问同一区间、同一单丿元。* B.双端口存储器当两个端口同时访问相同的地址码时必然会发生冲突* C.高位多体交叉存储器的设计依据了程序的局部性原理* D.高位四体交叉存储器可能在一个存储周期内连续访问四个模块（分数：1.00 ）A.B.C.D. V解析：双端口 RAM勺两个端口具有2组相互独立的地址线、数据线和读写控制线，因此可以同时访问同一 区间、同一单元，故选项 A错误。当两个端口同时对相同的单元进行读操作时，不会发生冲突，故选项B错误。高位多体交叉存储器由于在单个存储器中字是连续存放的，所以不能保证程序的局部性原理；而低 位

30、多体交叉存储器由于是交叉存放，所以能很好地满足程序的局部性原理，故选项C错误。高位四体交叉存储器虽然不能满足程序的连续读取，但仍可能一次连续读岀彼此地址相差一个存储体容量的4个字，只是这样读的概率较小，故选项D正确。36. 下列关于主存一体多字和多体交叉方案的叙述中，不正确的是 。 A.主存一体多字使每个主存单元同时存储几个主存字，则每一次读操作就同时读岀几个主存字， 大大提高了主存读岀一个字的平均速度 B.多体交叉编址把主存储器分成几个能独立读写的、字长为多个主存字的主体 C.主存一体多字需要把每次读岀的几个主存字保存在一个位数足够长的存储器中D.多体交叉编址按读写需要情况，分别对每个存储体

31、执行读写，几个存储体协同运行，提高了存 储体的读写速度(分数：1.00 )A.B. VC.D.解析：主存一体多字的优点是：通过加宽每个主存单元的宽度，增加每个主存单元所包括的数据位数，使 每个主存单元同时存储几个主存字，则每一次读操作就同时读岀了几个主存字，使读岀一个主存字的平均 读岀时间变为原来的几分之一。缺点是：每次读岀的几个主存字必须首先保存在一个位数足够长的存储器 中，等待通过数据总线分几次把它们传送走。因此，选项A、C是正确的。多体交叉编址的优点是：把主存储器分成几个能独立读写的、字长为一个主存字的主体。由此可知选项B是错误的。多体交叉编址按读写需要情况，分别对每个存储体执行读写i通

32、过合理的组织方式，使几个存储体协同运行，从而提供岀比单个存储体更高的(几倍)读写速度。37. 设存储器容量为32字，字长为64位。模块数m=4,采用低位交叉方式。存储周期T=200ns，数据总线宽度为64位，总线传输周期r=50ns。该交叉存储器的带宽是 。A.32 X 107b/sB.8 X 107b/sC.73 X 107b/s*D.18x107b/s(分数：1.00 )A.B.C. VD.解析：低位交叉存储器连续读岀4个字所需的时间为t=T+(m- 1) Xr=200ns+3X50ns=350ns=3.5X 10-7s故带宽为W=6X4 b/(3.5 X10 -7s)=73 X10 7b

33、/s38. 某机器采用四体低位交叉存储器，现分别执行下述操作：(1) 读取6个连续地址单元中存放的存储字，重复80次；(2) 读取8个连续地址单元中存放的存储字，重复60次。则(1)和(2)所花时间之比为 。* A.1:1* B.2:1* C.4:3*D.3:4(分数:1.00)A.B.C. VD.解析：假设存储器的存取周期为T: (1)的情况下，连续读取 6个存储字需时T+(6-1) X(T/4)=2.25T，但存放连续字中第一个字的存储器需到3T时间后才能进行下一轮读取，故(1)共需时3TX(80 -1)+2.25T=239.75T。(2)的情况同理，一轮读取需时T+(8- 1) X(T/

34、4)=2.75T，但开始下一轮读取需3T时间后，故 共需时3TX(60 -1)+2.75T=179.75T 综合上述分析，、(2)所花时间之比约为4:3。39. 设n体交叉编址(低位交叉)存储器中每个体的存储字长等于数据总线宽度，每个体存取一个字的存取周期为T，总线传输周期为t，则T与t的关系以及读取地址连续的n个字需要的时间分别是 。 A.T=t，T+ntB.T=(n-1)t， T+n* C.T=nt， T+ntD.T=nt， T+(n-1)t(分数：1.00 )A.B.C.D. V解析：此题考查n体交叉编址(低位交叉)存储器的性能分析。40. 实现虚拟存储器的关键是虚拟地址向实际地址的快速

35、变换。为此，在处理器内部设置一个特殊的Cache来记录最近使用页的页表项，以快速完成地址转换。不同文献对这个特殊的Cache有不同的称呼。下列选项中，不属于这些称呼的是 。* A.转换旁视缓冲器仃LB)* B.转换后援缓冲器* C.快表* D.慢表(分数：1.00 )A.B.C.D. V解析：不同文献对变换旁视缓冲器TLB有不同的称呼。41. 虚拟存储器不能解决的问题是 。* A.存储系统成本高* B.编程空间受限* C.访存速度慢* D.多道程序共享主存而引发的信息安全（分数:1.00）A.B.C. VD.解析：存储体系/存储层次解决的共性问题就是存储系统成本高。在此基础上，虚拟存储器还解决

36、“编程空间受限”和“多道程序共享主存而引发的信息安全”两个问题，其中后一个问题是通过在地址变换增加地 址检查功能来解决的。“访存速度慢”属于Cache，而不是虚拟存储器解决的问题。42. 在页面尺寸为4KB的页式存储管理中，页表中的内容依次是2、5、6、8、7、11,则物理地址32773对应的逻辑地址为。A.32773B.42773C.12293D.62773（分数：1.00 ）A.B.C. VD.解析：32773=32768+5=1000 0000 0000 0000B+101B=1000 0000 0000 0101B。后 12 位为页内地址，前 4 位为页号。物理页号为 8，对应逻辑页号

37、为 3=11B则 逻辑地址=11 0000 00000101B=3X 4K+3=10240+2048+5=12288+5=1229343. 当缺页故障处理完毕后，处理器将 。* A.重新执行引发缺页故障的指令* B.执行导致发生缺页故障的指令的下一条指令* C.重新开始执行发生缺页故障的指令所在的进程D.终止执行发生缺页故障的指令所在的进程（分数：1.00 ）A. VB.C.D.解析：当处理器欲访问的页面对应的页表项中的“存在位”为0,即表示该页面不在内存中，则处理器发岀缺页故障信号。当处理器处理缺页故障后，将重新执行引发缺页故障的指令。44. 页式存储管理系统不会岀现 。* A.抖动/颠簸*

38、 B.内零头（内碎片）* C.外零头（外碎片）* D.越界访问（分数:1.00）A.B.C. VD.解析：此题考查的知识点：抖动是页式存储管理特有的现象，因为页式存储管理中指令或数据可能跨页存 储；页式存储管理会岀现内零头，段式存储管理会岀现外零头；任何一种存储管理都面临着越界访问的危 险。45. 下列关于页式存储管理与段式存储管理的区别的论述中，正确的是 。 A.页式存储管理更有利于存储保护 B.段式存储管理的存储空间利用率较高C.在段式存储管理中，指令或数据不会跨段存储 D.段的尺寸要大于页的尺寸（分数：1.00 ）A.B.C. VD.解析：此题考查的知识点：段式存储管理更有利于存储保护；

39、页式存储管理的存储空间利用率较高。在段 式存储管理中指令或数据不会跨段存储；段的尺寸可大可小，而页的尺寸是固定的。二、B综合应用题/B（ 总题数：7,分数：55.00）46. 说明页表的组成与程序逻辑地址到内存物理地址的变换过程。快表是一定要有的吗？说明快表内容的组成与读写原理。（分数：7.00 ）正确答案：（页表由若干表项组成，每个虚页号对应页表中的一个表项，表项的内容可以由如下部分组成： 最重要的是一个虚页被分配在主存中的实际页号，还可能包括页装入（有效）位、修改标记位、替换控制位、其他保护位等组成的控制位字段。地址变换过程：用虚地址中的虚页号与页表基地址相加，求岀对应该虚页的页表表项在主

40、存中的实际地址，从该表项的实页号字段取岀实页号再拼上虚地址中的页内地址，就得 到读主存数据用的实际地址。为了解决当要读页内的某个存储单元时，需读两次主存才能取得要读的数据的问题（读两次主存过程：首先要读一次主存，通过查页表求岀实存地址，然后再读一次主存），设立一个完全用快速硬件实现的容量很小的快速页表，又称转换旁路缓冲器，用于存放在页表中使用最频繁的、为 数不多的那些表项的内容。快表主要有虚页号和实页号两项内容。经快表实现的地址转换过程：用虚地址中的虚页号去与快表中虚页号字段的内容相比较，与哪个表项中的虚页号相同，则可以取岀该表项中的实 页号，并与页内地址拼接岀主存实际地址。这一过程可以很快完

41、成，类似于高速缓冲存储器的运行原理。当在快表中找不到该虚页号时，就要到主存中经慢表找岀该虚页号对应的实页号，在得到一个主存实际地 址的同时用该虚页号和实页号替换快表的一个表项的内容，以反映这次操作的形势。）解析：47. 说明段表的组成与逻辑段地址到内存物理地址的变换。（分数：8.00 ）正确答案：（段表也是一个特定的段，通常被保存在主存中。段表由多个入口（表项）组成，每个表项由三部分内容构成：段起始地址、段的长度、段的装入位。段起始地址给岀的是本段在主存中的起始地址，该起 始地址加上段内地址就得到本段的一个字在主存中的真正地址。段的长度用于主存使用的合法性检查，当 岀现段内地址超过段的长度时，

42、就是主存使用中的一个地址越界错误。段的装入位用于判断本段是否已装入主存。地址转换过程，从概念上讲可以用如下办法完成：把逻辑地址中的段号与段表基地址的内容相加，用相加之和作地址，找到段表的一个表项，检查该表项中的装入位，其内容为1,表示该段已调入主存，从表项中取段的起始地址与逻辑地址中的段内地址相加，就得到一个数据在主存中的实际地址。若表项的 装入位的值为0，表示该段尚未调入主存，则操作系统负责首先把该段从磁盘装入主存，并相应修改段表 中的该表项内容，之后才可以完成地址转换过程。)解析：48. CPU执行一段程序时，Cache完成存取的次数为 5000次，主存完成存取的次数为 200次。已知Ca

43、che存 取周期为40ns，主存储取周期为160ns。求：(1) Cache的命中率H。(2) Cache-主存系统的访问效率 e。(3) 平均访问时间Ta。(分数：8.00 ) 正确答案：( 命中率 H=N/(N c+N)=5000*(5000+200)=5000*5200=0.96主存慢于Cache的倍率：R=T/T c=160ns*40ns=4访问效率：e=1*r+(1 - r)H=1 *4+(1 -4) X0.96=89.3%(3) 平均访问时间：Ta=Tc/e=40 *0.893=45ns)解析：49. 用快表(页表)的虚实地址转换条件，快表放在相联存储器中，其容量为8个存储单元，问

44、:(1) 当CPU按虚地址1去访问主存时主存的实地址码是多少？(2) 当CPU按虚地址2去访问主存时主存的实地址码是多少？(3) 当CPU按虚地址3去访问主存时主存的实地址码是多少？页号该页在主存中的起始地址T3342000253800079600066000044000015800005500003070000(分数：8.00 )正确答案：(1)用虚拟地址为1的页号15作为快表检索项，查得页号为15的页在主存中的起始地址为80000，故将80000与虚拟地址中的页内地址码 0324相加，求得主存实地址码为 80324。(2)主存实地址码 =96000+0128=96128。(3)虚拟地址3的页号为48,当用48作检索项在快表中检索时，没有检索到页号为 48的页面，此时操作系统暂停用户作业程序的执行，转去执行查页表程序。如该页面在主存中，则将该页 号及该页在主存中的起始地址写入主存；如该页面不存在，则操作系统要将该页面从外存调入主存，然后 将页号及其在主存中的起始地址写入快表。)解析：50. 假设CPU执行某段程序时，950次从Cache得到数据，50次从主存得到数据，已知 Cache存取周期为 50ns，主存存取周期为200ns(设每次访问时，Cache访问与主存访问并发进行，如 (C