数字IC后端流程

1、2021-7-121 CMOS集成电路版图集成电路版图 邓军勇邓军勇-概念、方法与工具概念、方法与工具 第第6 6章章 数字数字ICIC后端流程后端流程 CMOS集成电路版图集成电路版图 西安邮电大学微电子学系西安邮电大学微电子学系2021-7-122 数字数字IC后端流程后端流程 Placement Design planning CTS Route DFM & Chip Finishing Data Setup CMOS集成电路版图集成电路版图 西安邮电大学微电子学系西安邮电大学微电子学系2021-7-123 基于基于ICC的数字的数字IC后端设计流程后端设计流

2、程 Use IC Compiler to perform placement, DFT, CTS, routing and optimization, achieving timing closure for designs with moderate to high design challenges. CMOS集成电路版图集成电路版图 西安邮电大学微电子学系西安邮电大学微电子学系2021-7-124 基于基于ICC的数字的数字IC后端设计流程后端设计流程 There is no “golden script” for physical design CMOS集成电路版图集成电路版图 西安邮

3、电大学微电子学系西安邮电大学微电子学系2021-7-125 Data Setup 布局布线的准备工作，读入网表，跟Foundry提供的STD Cell、 Pad库以及Macro库进行映射。 CMOS集成电路版图集成电路版图 西安邮电大学微电子学系西安邮电大学微电子学系2021-7-126 Data Setup 后端设计数据准备后端设计数据准备 设计网表 gate-level netlist 设计约束文件 SDC file 物理库文件 sc.lef/io.lef/macro.lef 时序库文件 sc.lib/io.lib/macro.lib I/O文件 I/O constraints file（

4、.tdf） 工艺文件 technology file（.tf） RC模型文件 TLU+ CMOS集成电路版图集成电路版图 西安邮电大学微电子学系西安邮电大学微电子学系2021-7-127 Data Setup Logical Libraries Provide timing and functionality information for all standard cells (and, or, flipflop, ) Provide timing information for hard macros (IP, ROM, RAM, ) Define drive/load design ru

5、les: Max fanout Max transition Max/Min capacitance Are usually the same ones used by Design Compiler during synthesis Are specified with variables: target_library link_library CMOS集成电路版图集成电路版图 西安邮电大学微电子学系西安邮电大学微电子学系2021-7-128 Data Setup 逻辑单元库：一个完整的单元库由不同的功能电路所组 成，种类和数量很多，根据其应用可分为三类： 标准单元（standard ce

6、lls） 组合逻辑 时序逻辑 模块宏单元（macro block） ROM RAM 专用模块（如ASSP、DSP等） Black box商业IP（如ARM、标准单元等） 模拟模块（如PLL、振荡器等） 输入输出单元（I/O pad cell） 输入 输出 三态 双向 考虑考虑ESD CMOS集成电路版图集成电路版图 西安邮电大学微电子学系西安邮电大学微电子学系2021-7-129 Data Setup Physical Reference Libraries CMOS集成电路版图集成电路版图 西安邮电大学微电子学系西安邮电大学微电子学系2021-7-1210 Data Setup 物理单元库：

7、和逻辑单元库分类相同，但也包括一些特 殊单元，在后端物理实现中的作用有别于其他逻辑电路 填充单元（filler/spacer） I/O spacer用于填充I/O单元之间的空隙以形成power ring 标准单元filler cell与逻辑无关，用于把扩散层连接起来满足DRC规则 和设计需求，并形成power rails 电压钳位单元（tie-high/tie-low） 二极管单元（diode），对违反天线规则的栅输入端加入反偏二极 管，避免天线效应将栅氧击穿 时钟缓冲单元（clock buffer/clock inverter）：为最小化时钟偏差 （skew），插入时钟缓冲单元来减小负载和平

8、衡延时 延时缓冲单元（delay buffer）：用于调节时序 阱连接单元（well-tap cell）：主要用于限制电源或地与衬底之间 的 电阻大小，减小latch-up效应 电压转换单元（level-shifter）：多用于低功耗设计 CMOS集成电路版图集成电路版图 西安邮电大学微电子学系西安邮电大学微电子学系2021-7-1211 Data Setup 库文件 时序库：描述单元库中各个单元时序信息的文件。时序库：描述单元库中各个单元时序信息的文件。 （.lib库）库） 单元延时单元延时 互连线延时互连线延时 物理库：是对版图的抽象描述，她使自动布局布线成物理库：是对版图的抽象描述，她使

9、自动布局布线成 为可能且提高了工具效率（为可能且提高了工具效率（.lef库），包含两部分库），包含两部分 技术技术LEF：定义布局布线的设计规则和：定义布局布线的设计规则和foundry的工艺信息的工艺信息 单元单元LEF：定义：定义sc、macro、I/O和各种特殊单元的物理信息，和各种特殊单元的物理信息， 如对称性、面积大小、布线层、不可布线区域、天线效应参如对称性、面积大小、布线层、不可布线区域、天线效应参 数等数等 CMOS集成电路版图集成电路版图 西安邮电大学微电子学系西安邮电大学微电子学系2021-7-1212 Data Setup The Technology File (.tf

10、 file)：The technology file is unique to each technology；Contains metal layer technology parameters: Number and name designations for each layer/via Physical and electrical characteristics of each layer/via Design rules for each layer/Via (Minimum wire widths and wire-to-wire spacing, etc.) Units and

11、 precision for electrical units Colors and patterns of layers for display CMOS集成电路版图集成电路版图 西安邮电大学微电子学系西安邮电大学微电子学系2021-7-1213 1. Specify the Logical Libraries CMOS集成电路版图集成电路版图 西安邮电大学微电子学系西安邮电大学微电子学系2021-7-1214 2. Define logic0 and logic1 CMOS集成电路版图集成电路版图 西安邮电大学微电子学系西安邮电大学微电子学系2021-7-1215 3. Create a

12、“Container”: The Design Library CMOS集成电路版图集成电路版图 西安邮电大学微电子学系西安邮电大学微电子学系2021-7-1216 4. Specify TLU+ Parasitic RC Model Files TLU+ is a binary table format that stores the RC coefficients CMOS集成电路版图集成电路版图 西安邮电大学微电子学系西安邮电大学微电子学系2021-7-1217 Timing is Based on Cell and Net Delays CMOS集成电路版图集成电路版图 西安邮电大学微

13、电子学系西安邮电大学微电子学系2021-7-1218 5. Create Design CEL CMOS集成电路版图集成电路版图 西安邮电大学微电子学系西安邮电大学微电子学系2021-7-1219 6. Verify Logical Libraries Are Loaded CMOS集成电路版图集成电路版图 西安邮电大学微电子学系西安邮电大学微电子学系2021-7-1220 7. Define Logical Power/Ground Connections CMOS集成电路版图集成电路版图 西安邮电大学微电子学系西安邮电大学微电子学系2021-7-1221 8. Apply and Chec

14、k Timing Constraints CMOS集成电路版图集成电路版图 西安邮电大学微电子学系西安邮电大学微电子学系2021-7-1222 9. Remove Unwanted “Ideal Net/Networks” CMOS集成电路版图集成电路版图 西安邮电大学微电子学系西安邮电大学微电子学系2021-7-1223 10. Save the Design Its good practice to save the design after each key design phase, for example: data setup, design planning, placement

15、, CTS and routing: Note: The open cell is still the original ORCA cell ! save_mw_cel as ORCA_data_setup CMOS集成电路版图集成电路版图 西安邮电大学微电子学系西安邮电大学微电子学系2021-7-1224 数字数字IC后端流程后端流程 Placement Design planning CTS Route DFM & Chip Finishing Data Setup CMOS集成电路版图集成电路版图 西安邮电大学微电子学系西安邮电大学微电子学系2021-7-1225 Design Plan

16、ning 芯片设计的物理实施通常被简称为布局布线芯片设计的物理实施通常被简称为布局布线 （P&R，Place-and-Route），而），而P&R之前的大之前的大 量工作，包括量工作，包括Data Setup、Floor-plan、power- plan亦非常关键。亦非常关键。 布图规划的主要内容包括芯片大小（布图规划的主要内容包括芯片大小（die size） 的规划、的规划、I/O规划、大量硬核或模块（规划、大量硬核或模块（hard core、 block）的规划等，是对芯片内部结构的完整规）的规划等，是对芯片内部结构的完整规 划和设计。划和设计。 布图规划的合理与否直接关系到芯片的时序收布

17、图规划的合理与否直接关系到芯片的时序收 敛、布线通畅（敛、布线通畅（timing and routability）。）。 Create a floorplan that is likely to be routable and achieve timing closure CMOS集成电路版图集成电路版图 西安邮电大学微电子学系西安邮电大学微电子学系2021-7-1226 ICC Terminology Design planning is the iterative process of creating a floorplan。 A chip-level floorplan entails

18、 defining: Core size, shape and placement rows Periphery: IO, power, corner and filler pad cell locations Macro cell placement Power grid (rings, straps, rails) A physical design, or layout, is the result of a synthesized netlist that has been placed and routed CMOS集成电路版图集成电路版图 西安邮电大学微电子学系西安邮电大学微电子学

19、系2021-7-1227 Create Physical-only Pad Cells Physical-only pad cells (VDD/GND, corner cells) are not part of the synthesized netlist Must be created prior to specifying the pad cell locations open_mw_cel DESIGN_data_setup create_cell vss_l vss_r vss_t vss_b pv0i create_cell vdd_l vdd_r vdd_t vdd_b pv

20、di create_cell CornerLL CornerLR CornerTR CornerTL pfrelr CMOS集成电路版图集成电路版图 西安邮电大学微电子学系西安邮电大学微电子学系2021-7-1228 Specify Pad Cell Locations CMOS集成电路版图集成电路版图 西安邮电大学微电子学系西安邮电大学微电子学系2021-7-1229 Initialize the Floorplan CMOS集成电路版图集成电路版图 西安邮电大学微电子学系西安邮电大学微电子学系2021-7-1230 Core Area Parameters CMOS集成电路版图集成电路版图

21、 西安邮电大学微电子学系西安邮电大学微电子学系2021-7-1231 Floorplan After Initialization CMOS集成电路版图集成电路版图 西安邮电大学微电子学系西安邮电大学微电子学系2021-7-1232 Insert Pad Filler Cells insert_pad_filler cell “fill5000 fill2000 fill1000 . CMOS集成电路版图集成电路版图 西安邮电大学微电子学系西安邮电大学微电子学系2021-7-1233 Constraining Macros：Manually CMOS集成电路版图集成电路版图 西安邮电大学微电子

22、学系西安邮电大学微电子学系2021-7-1234 Macro Constraints: Anchor Bound Option CMOS集成电路版图集成电路版图 西安邮电大学微电子学系西安邮电大学微电子学系2021-7-1235 Macro Constraints: Side Channel Option Side channels are regions along the core edges where placement of macros is not allowed. set_fp_macro_array name ARRAY_A elements get_cells “A1 A2

23、 A3” set_fp_macro_options ARRAY_A side_channel “0 80 30 40” CMOS集成电路版图集成电路版图 西安邮电大学微电子学系西安邮电大学微电子学系2021-7-1236 电源规划电源规划 电源规划是给整个芯片的供电设计出一电源规划是给整个芯片的供电设计出一 个均匀的网络。个均匀的网络。 电源预算（电源预算（power budgeting），商用惯），商用惯 例为误差在例为误差在5%，包括，包括 从电源网络和PCB板级到封装bonding之间 的波动（1%） 电源I/O单元和电源环之间的波动（1%） 最终到sc之间的电压降（3%） CMOS集成

24、电路版图集成电路版图 西安邮电大学微电子学系西安邮电大学微电子学系2021-7-1237 电源网络设计电源网络设计 全局电源全局电源 电源环线（电源环线（power ring）指为了均匀供）指为了均匀供 电，包围在电，包围在sc周围的环形供电金属，用于周围的环形供电金属，用于 连接电源连接电源I/O单元和单元和sc的的followingpins 电源条线（电源条线（power strips）指芯片内部纵）指芯片内部纵 横交错的电源网格（横交错的电源网格（power grid） CMOS集成电路版图集成电路版图 西安邮电大学微电子学系西安邮电大学微电子学系2021-7-1238 Power pl

25、an CMOS集成电路版图集成电路版图 西安邮电大学微电子学系西安邮电大学微电子学系2021-7-1239 Write Out Floorplan and DEF Files 设计交换格式设计交换格式DEF（design exchange format）文件是由）文件是由Cadence公司开发的用于公司开发的用于 描述文件物理设计信息的一种文件格式。描述文件物理设计信息的一种文件格式。 DEF描述了芯片的描述了芯片的die area、row、 tracks、components、nets等等 对于设计者而言，有了对于设计者而言，有了LEF和和DEF文件就可以完整的了解一个设计文件就可以完整的了

26、解一个设计 CMOS集成电路版图集成电路版图 西安邮电大学微电子学系西安邮电大学微电子学系2021-7-1240 数字数字IC后端流程后端流程 Placement Design planning CTS Route DFM & Chip Finishing Data Setup CMOS集成电路版图集成电路版图 西安邮电大学微电子学系西安邮电大学微电子学系2021-7-1241 Placement 布局的主要任务是布局的主要任务是sc的摆放和优化的摆放和优化 布局算法一直是布局算法一直是EDA设计中的研究重点，目前仍在发展。设计中的研究重点，目前仍在发展。 In most situations

27、 macro cell placement is determined during design planning and their placement is “fixed” It is a good practice to fix all macro placements again, just in case. CMOS集成电路版图集成电路版图 西安邮电大学微电子学系西安邮电大学微电子学系2021-7-1242 Placement CMOS集成电路版图集成电路版图 西安邮电大学微电子学系西安邮电大学微电子学系2021-7-1243 数字数字IC后端流程后端流程 Placement De

28、sign planning CTS Route Data Setup CMOS集成电路版图集成电路版图 西安邮电大学微电子学系西安邮电大学微电子学系2021-7-1244 芯片中的时钟网络要驱动电路中所有的时序单芯片中的时钟网络要驱动电路中所有的时序单 元，所以时钟负载延时很大并且不平衡，需要元，所以时钟负载延时很大并且不平衡，需要 插入缓冲器减小负载和平衡延时。插入缓冲器减小负载和平衡延时。 时钟网络及其上的缓冲器构成了时钟树。时钟网络及其上的缓冲器构成了时钟树。 CTS的目的是为了减小时钟偏差（的目的是为了减小时钟偏差（clock skew） 时钟信号定义 SDC CTS策略 时钟树分析 Clock Tree Synthesis CMOS集成电路版图集成电路版图 西安邮电大学微电子学系西安邮电大学微电子学系2021-7-1245 Starting Point before CTS All clock pins are driven by a single clock source. CMOS集成电路版图集成电路版图 西安邮电大学微电子学系西安邮电大学微电子学系2021-7-1246 Clock Tree Synthesis (CTS) A buffer tree is built to balance the loads and