第五章CPU试题

1、第五章 中央处理器习题 1、有一主频为25MHz的微处理器，平均每条指令的执行 时间为两个机器周期，每个机器周期由两个时钟脉冲组成。 (1)假定存储器为“0”等待，求计算机平均速度（每秒执行 的机器指令条数）。 (2)假如存储器速度较慢，每两个机器周期中有一个访问 存储器周期，需插入两个时钟的等待时间，求计算机器平均 速度。 解：(1)存储器“0”等待是假设在访问存储器时，存储周期 =机器周期，此时机器周期=主振周期2(一个机器周期由两 个时钟脉冲组成)=(1/25MHz)2=0.08s 指令周期=2机器周期=0.16s 机器平均速度=1/0.16=6.25MIPS (2)若每两个机器周期有一

2、个是访存，则需要插入两个时 钟的等待时间，所以 指令周期=0.16s+0.08s=0.24s 机器平均速度=1/0.244.2MIPS 2、已知某计算机有80条指令，平均每条指令 由12条微指令组成，其中有一条取指微指 令是所有指令公用的，设微指令长度为32 位。请算出控制存储器容量。 解：微指令所占的单元总数 =(1+8011)32=88132 所以控制存储器容量可选1K32。 取指伪指令取指伪指令 3、某机采用微程序控制器，已知每一条机器指令的执行过 程均可分解成8条微指令组成的微程序，该机指令系统采用6 位定长操作码格式。 (1)控制存储器至少应能容纳多少条微指令？ (2)如何确定机器指

3、令操作码与该指令微程序起始地址的对应 关系，请给出具体方案。 解：(1)由于一条机器指令可以分解为8条微指令，并且机器 指令系统采用6位定长编码，6位定长操作码总共有26=64种 不同的组合，可容纳的微指令条数为648=512。 (2)根据以上分析，控制存储器至少要有512个单元，所以微 地址至少为9位。可用操作码直接修改微地址的6位，从而形 成多路分支转移。可能采用的一种修改方案如下： OP6 OP5 OP4 OP3 OP2 OP1 AR8 AR7 AR6 AR5 AR4 AR3 因为每条指令包括8条微指令，所以OP与微程序地址的 高六位对应，而低三位用于指示这条指令内的微指令号，就 相当于

4、块内地址一样。 4、已知某运算器的基本结构如图1所示，它具有 +(加)、-(减)、M(传送)三种操作。 (1)写出图1中112表示的运算器的微命令。 (2)指出相斥性微操作。 (3)设计适合此运算器的微指令格式。 图2 某运算器的基本结构图 解：解：(1)上图上图2中中112表示的运算器操作的微命令分别为表示的运算器操作的微命令分别为 1：+ 2：- 3：M 4：R1A 5：R2A 6：R3A 7：R3B 8：R2B 9：R1B 10：BUSR1 11：BUS R2 12：BUSR3 (2)以下几组微命令相斥的：以下几组微命令相斥的： +、-、M R1A、R2A、R3A R1B、R2B、R3B

5、 BUSR1 、BUS R2、BUSR3 (3)此运算器的微指令格式如图此运算器的微指令格式如图2所示所示 00：不操作：不操作 00：不操作：不操作 00：不操作：不操作 00：不操作：不操作 01：+ 01：R1A 01：R1B 01：BUSR1 10：- 10：R2A 10：R2B 10：BUS R2 11：M 11：R3A 11：R3B 11：BUSR3 图图2 2 微指令格式微指令格式 5、已知某机采用微程序控制方式，其存储器容量为 51240bit，微程序在整个控制存储器中实现转 移，可控制微程序的条件共12个，微指令采用水 平型格式，后继微指令地址采用断定方式，如下 所示： (1

6、)微指令中的三个字段分别应为多少位？ (2)画出对应这种微指令格式的微程序控制器逻辑框 图。 解：(1)假设判别测试字段中每一位为一个判别标志， 那么由于有12个转移条件，故该字段为4位，下 地址字段为9位。由于控制容量为512单元，微命 令字段是(40-4-9)=27位。 微命令字段 判别测试字段 下地址字段 操作控制顺序控制 (2)对应上述微指令格式的微程序控制器逻辑框图如下图所示。 其中微地址寄存器对应下地址字段，P字段即为判别测试 字段，控制字段即为微命令字段，后两部分组成微指令寄 存器。地址转移逻辑的输入是指令寄存器OP码，和各状 态条件以及判别测试字段所给的判别标志（某一位为1），

7、 其输出修改地址寄存器的适当位数，从而实现微程序的分 支转移。 地址译码 控制存储器 微地址寄存器 OP P字段 控制字段 微命令信号 地址转移 逻辑 状态条件 指令寄存器(IR) 图3 微程序控制器逻辑框图 6、CPU结构如图4所示，其中包括一个累加 寄存器AC、一个状态寄存器和其他四个寄 存器，各部分之间的连线表示数据通路， 箭头表示信息传送方向。 (1)标明图4中的四个寄存器的名称。 (2)简述取指令的数据通路。 (3)简述完成指令LDA X的数据通路（X为内存 地址，LDA功能为(X)(AC)）。 (4)简述完成指令ADD Y的数据通路（Y为内 存地址，ADD功能为(AC)+(Y)(A

8、C)）。 (5)简述完成指令STA Z的数据通路（Z为内存 地址，STA功能为(AC)(Z)）。 解：解：(1)A为数据缓冲寄存器为数据缓冲寄存器MDR，B为指令寄存器为指令寄存器IR；C为主为主 存地址寄存器存地址寄存器MAR，D为程序计数器为程序计数器PC。 (2)取指令的数据通路：取指令的数据通路：PCMARMMMDRIR (3)指令指令LDA X的数据通路：的数据通路： XMARMMMDRALUAC (4)指令指令ADD Y的数据通路：的数据通路： YMARMMMDRALUADDAC (5)指令指令STA Z的数据通路：的数据通路：ZMAR，ACMDRMM 状态寄存器操作控制器 ALU

9、 AC A D C B +1 主 存 储 器 MM 图4 CPU结构图 7、图5所示为双总线结构的CPU数据通路，线上标有控制信 号，未标字符的线为直通。试分析以下几条指令的操作流 程： MOV R0,R1;(R1)R0 MOV R0,(R1);(R1)R0 MOV (R0),R1;(R1)(R0) MOV (R0),(R1);(R1)(R0) MOV R0,#N;NR0 控 制 器 IRPCARMDRR0 R1 R2 R3 X Y ALU BBUS ABUS IRo IRi PCo PCi ARo ARi DRo DRi R0o R0i R1o R1i R2o R2i R3o R3i Yi

10、Xi Fo G + - R/W+1 图5 双总线结构的CPU数据通路 MOV (R0),#N;N(R0) MOV R0,#N;(N)R0 MOV (R0),#N ;(N)(R0) MOV #N,R1;(R1)N MOV #N,(R1) ;(R1)N 其中为单字长指令，指令格式为： 为双字长指令，指令格式为： OP XD RD XS RS X 8位 2位 2位 2位 2位 OP XD RD XS RS 8位 2位 2位 2位 2位 PCAR PC+1PC MDR DRIR R1R0 图1 MOV R0,R1的操作流程图 PCo,G,ARi +1 R(读信号) DRo,G,IRi R1o,G,R0

11、i PCAR PC+1PC MDR DRIR R1AR MDR DRR0 图2 MOV R0,(R1)的操作流程图 PCo,G,ARi +1 R(读信号) DRo,G,IRi R1o,G,ARi R DRo,G,R0i PCAR PC+1PC MDR DRIR R1DR R0AR DRM 图3 MOV (R0),R1的操作流程图 PCo,G,ARi +1 R(读信号) DRo,G,IRi R1o,G,DRi R0o,G,ARi W(写信号) PCAR PC+1PC MDR DRIR R1AR MDR 图4 MOV (R0),(R1)的操作流程图 R0AR DRM PCo,G,ARi +1 R(

12、读信号) DRo,G,IRi R1o,G,ARi R R0o,G,ARi W PCAR PC+1PC MDR DRIR PCAR PC+1PC MDR DRR0 图5 MOV R0,#N的操作流程图 PCo,G,ARi +1 R(读信号) DRo,G,IRi PCo,G,ARi +1 R(读信号) DRo,G,R0i PCo,G,ARi +1 R 图6 MOV (R0),#N的操作流程图 PCo,G,ARi +1 R(读信号) DRo,G,IRi R0AR DRM R0o,G,ARi W PCAR PC+1PC MDR DRIR PCAR PC+1PC MDR PCAR PC+1PC MDR

13、DRIR PCAR PC+1PC MDR DRAR 图7 MOV R0,#N的操作流程图 PCo,G,ARi +1 R(读信号) DRo,G,IRi PCo,G,ARi +1 R DRo,G,ARi MDR DRR0 R DRo,G,R0i PCAR PC+1PC MDR DRIR PCAR PC+1PC MDR DRAR 图8 MOV (R0),#N的操作流程图 MDR R0AR DRM PCo,G,ARi +1 R(读信号) DRo,G,IRi PCo,G,ARi +1 R DRo,G,ARi R R0o,G,ARi W 8、某双总线模型机如图所示。双总线分别记 为B1和B2；图中连线和方

14、向标明数据通路 及流向，并注有相应的控制信号（微命 令）；A、B、C、D为四个通用寄存器；X 为暂存器；M为多路选择器，用于选择进入 暂存器X的数据，存储器为双端口，分别面 向总线B1和B2。 OP N 译码 PC ALU X M A B C D AR1 AR2 DR1 DR2 MM B1 B2 B1IR RD2 WR2 RD1 WR1 全1X B1X B1X +1AND OR ADD +1 IR NB2 B1PCB1DR1 B1DR2 B1AR1 B2AR2 AB1 BB1 CB1 DB1 AB2 BB2 CB2 DB2 图10 某双总线模型机结构图 解： PCAR1 MMDR1 DR1IR

15、 PC+1PC PCB1,B1AR1 PC+1 RD1(读信号) DR1B1,B1IR 图1 取指令周期流程图 DR1B1,B1X AAR1 BAR2 DR1X DR1MM MMDR1 MMDR2 AB1,B1AR1 BB2,B2AR2 RD1 RD2 WR1 图2 ADD (A),(B)的执行流程图 X+B2DR1 DR1B1,B1X AB1 NAR2 X+B2+1A B1X MMDR2 AB1 NB2,B2AR2 B1X RD2 ADD,+1,B1A 图3 SUB N,A的执行流程图 AB2 B2DR2 DR2MM AAR1 DR1X DR1MM MMDR1 AB1,B1AR1 RD1 D

16、R1B1,B1X WR1 图4 AND (A),#N的执行流程图 NB2 NB2 X AND B2DR1 AND,B1DR1 PCX NB2 PCB1,B1X 图6 JMP Label的执行流程图 X+B2PCADD,B1PC BB1 NB2 X+B2AR1 B1X ADD,B1AR1 DR1B1 DR1MM MMDR1RD1 +1,B1DR1 WR1 图5 NEG (B+N)的执行流程图 B1X DR1B1 X+1DR1 ADD,B2C X+B2C 全1X CB2CB2 图7 DEC C的执行流程图 000:不操作 001:AB1 010:BB1 011:CB1 100:DB1 101:PC

17、B1 110:DR1B1 0000:不操作 0001:B1A 0010:B1B 0011:B1C 0100:B1D 0101:B1PC 0110:B1DR1 0111:B1AR1 1000:B1IR 1001:B1X 1010:/B1X 1011:全1X 000:不操作 001:AB2 010:BB2 011:CB2 100:DB2 101:NB2 110:DR2B2 000:不操作 001:B2A 010:B2B 011:B2C 100:B2D 101:B2AR2 110:B2DR2 000:不操作 001:ADD 010:AND 011:OR 00:不操作 01:WR1 10:RD1 0:

18、不操作 1:1 0:不操作 1:+1PC 00:不操作 01:WR2 10:RD2 图8 微指令格式 按字段直接编码方式设计的微命令格式如图按字段直接编码方式设计的微命令格式如图8所示。所示。 9、图9为单总线结构 的CPU结构图，所 需的控制信号表在 图上。 试分析以下几条指令 的执行过程，并标 出所需的控制信号。 控制信号 指令译码/控制器 PC MAR MDR R0 Rn Y A B ALU Z OP A MM ABUS DBUS +1PC IR IR(A)o IRi PCo MARo MDRo PCi MARi MDRi R0o R0i Rno Rni Yi Zo R/W 微操作控制信

19、号 图9 单总线结构的CPU结构图 解：解：(1)指令ADD Z,(MEM)的执行过程 PCMAR;PCo,MARi PC+1PC;+1PC DBUSMDRIR;R,MDRo,IRi IR(A)MAR;IR(A)o,MARi DBUSMDR;R MDRY;MDRo,Yi Z+YZ;Zo,ADD (2)指令ADD R3,R1,R2的执行过程 PCMAR;PCo,MARi PC+1PC;+1PC DBUSMDRIR;R,MDRo,IRi R1Y;R1o,Yi R2+YZ;R2o,ADD ZR3;Zo,R3i (3)指令STA 40的执行过程 PCMAR;PCo,MARi PC+1PC;+1PC D

20、BUSMDRIR;R,MDRo,IRi IR(A)MAR;IR(A)o,MARi ZMDRM;Zo,MDRi,W (4)指令ROL (MEM)的执行过程 PCMAR;PCo,MARi PC+1PC;+1PC DBUSMDRIR;R,MDRo,IRi IR(A)MAR;IR(A)o,MARi DBUSMDR;R MDRR1;MDRo,R1i ROL R1;ROL R1MDRM;R1o,MDRi,W (6)指令LOAD R1,MEM的执行过程 PCMAR;PCo,MARi PC+1PC;+1PC DBUSMDRIR;R,MDRo,IRi IR(A)MAR;IR(A)o,MARi DBUSMDR;R

21、 MDRR1;MDRo,R1i (8)指令BR offs的执行过程 PCMAR;PCo,MARi PC+1PC;+1PC DBUSMDRIR;R,MDRo,IRi PCY;R1o,Yi Y+IR(A)Z;R2o,ADD ZPC;Zo,PCi (5)指令JMP X的执行过程 PCMAR;PCo,MARi PC+1PC;+1PC DBUSMDRIR;R,MDRo,IRi IR(A)PC;IR(A)o,PCi (7)指令STORE MEM,R1的执行过程 PCMAR;PCo,MARi PC+1PC;+1PC DBUSMDRIR;R,MDRo,IRi IR(A)MAR;IR(A)o,MARi R1MD

22、RM;R1o,MDRi,W 10、某假想主机主要部件如图、某假想主机主要部件如图11所示，其中所示，其中R0R1为通用寄存器，为通用寄存器，A、B为暂存为暂存 器，部件名称已标于图上。器，部件名称已标于图上。 (1)画出数据通路，并标出控制信号。画出数据通路，并标出控制信号。 (2)给出以下指令的流程图及微操作序列。给出以下指令的流程图及微操作序列。 MOV R1,R0;(R0)R1 MOV R1,(R0);(R0)R1 MOV (R1),R0;(R0)(R1) ADD (R1),R2;(R1)+(R2)(R1) 指令格式如下：指令格式如下： OP MODD RD MODS RS 15 12

23、11 9 8 6 5 3 2 0 目的操作数目的操作数源操作数源操作数 MOD=000寄存器寻址寄存器寻址汇编符号：汇编符号：Rn MOD=001寄存器间接寻址寄存器间接寻址汇编符号：汇编符号：(Rn) 移位器 ALU AB +1 R0 R1 R2 R3 IR PC MAR MDR MM 微命令形成部件 图11 假想主机主要部件 解：(1)数据通路及控制信号如图12所示。 (2)三条MOV指令的操作流程图如图13所示。 (3)指令ADD (R1),R2的操作流程及微操作序列如图14所示 R0 R1 R2 R3 IR PC MAR MDR MM 微命令形成部件 左移 右移 移位器BUS 直通 B

24、USR0BUS R1BUS R2BUS R3BUS BUSIR BUSPC BUSMAR BUSMDR BUSABUSB +1PC R/W 图12 数据通路及控制信号 移位器 ALU AB +1 PCMAR PC+1PC MMDR MDRIR PCBUS,BUSMAR R MDRBUS,BUSIR +1PC R0BUS BUSR1 R0BUS BUSMAR MMDR MDRR1 R1MAR R0MDR MDRM R1BUS,BUSMAR R0BUS,BUSMDR R MOV R1,R0MOV (R1),R0 图13 三条MOV指令的操作流程图 MOV R1,(R0) PCMAR MMMAR M

25、DRIR R2A R1MAR MMMDR MDRB A+BMDR MDRMM PCBUS,BUSMAR R MDRBUS,BUSIR R2BUS,BUSA R1BUS,BUSMAR R MDRBUS,BUSB +,移位器BUS,BUSMDR W 图14 ADD (R1),R2的操作流程及微操作序列 11、设某一个任务需要8个加工部件加工才能 完成，每个加工部件加工需要时间为T，现 采用流水线加工方式，要完成100个任务， 共需要多少时间？并简单叙述流水线加工 方式在饱和段加工的特点。 解： 所需时间=(100+7)T=107T 在饱和段流水线每T时间完成一个任务，流水 线负荷工作。 12、今有

26、、今有4级流水线，分别完成取指令、指令译码并取数、级流水线，分别完成取指令、指令译码并取数、 运算、送结果四步操作，假设完成各步操作的时间依次为运算、送结果四步操作，假设完成各步操作的时间依次为 100ns，100ns，80ns，50ns。 流水线的操作周期应设计为多少？流水线的操作周期应设计为多少？ 若相邻两条指令发生数据相关，且在硬件上采取措施，那若相邻两条指令发生数据相关，且在硬件上采取措施，那 么第么第2条指令要推迟多少时间？条指令要推迟多少时间？ 若对硬件加以改进，那么第若对硬件加以改进，那么第2条指令至少要推迟多少时间？条指令至少要推迟多少时间？ 解：解：流水线的操作周期应按各步操

27、作的流水线的操作周期应按各步操作的最大时间最大时间来考虑，来考虑， 即流水线的时钟周期为即流水线的时钟周期为100ns。 若相邻两条指令发生数据相关，就停顿第若相邻两条指令发生数据相关，就停顿第2条指令的执行，条指令的执行， 直到前面的指令结果已经产生，因此至少要推迟直到前面的指令结果已经产生，因此至少要推迟2个个CPU 周期。周期。 若对硬件加以改进，如采用专用的通路技术，那么第若对硬件加以改进，如采用专用的通路技术，那么第2条条 指令的执行不会被推迟。指令的执行不会被推迟。 13、用时空图法证明流水、用时空图法证明流水CPU比非流水比非流水CPU具有更高的吞吐率。具有更高的吞吐率。 解：如图解：如图a所示，假设指令周期包含四个子过程，取指令所示，假设指令周期包含四个子过程，取指令(IF)、指令译码、指令译码(ID)、 取操作数取操作数(EX)、进行运算、进行运算(WB)，每个子过程称为过程段，每个子过程称为过程段(Si)，这样，一个流水线由，这样，一个流水线由