时钟与时序资料

1、1 第6章 时钟与时序 集成电路设计系列 2 本章概要 概述 时钟控制 时钟误差 时钟误差来源 时钟分布技术 时钟产生 自定时系统 CLK 3 本章参考书 Jan M.Rabaey et al.，Digital Integrated Circuit：A Design Perspective，2rd Edition，Anantha Chandrakasan，Borivoje Nikolic，2003. Chapters 10 &7。 中译本：周润德等译，数字集成电路-电路、系统与设计，电 子工业出版社，2004.10。第10章和第7章。 John P. Uyemura, Introduction

2、 to VLSI Circuits and Systems, John Wiley & Sons, Inc., 2002. Chapters 15. 中译本：周润德译，超大规模集成电路与系统导论，电子工 业出版社，2004.1。第15章。 4 6.1 概述 时序与时钟 什么是时序（timing） 预先定义好的电路各个部分的开关事件的顺序 时序由时钟信号对电路各个部分的控制来实现 时钟（clock）的作用 使系统各个部分工作同步 使信号沿给定通路有序移动 时钟频率决定了系统总体的速度 5 6.1 概述 信号按时序分类 同步信号 与系统时钟同时翻转 与系统时钟的相位差已知 中等同步信号 与系统时钟

3、的频率相同 与系统时钟的相位差未知 近似同步信号 与系统时钟的频率略有不同 异步信号信号 与系统时钟无关 6 6.1 概述 同步(synchrounous)信号 与系统时钟频率相同 与系统时钟的相位差已知 数据流与系统时钟保持同步 Cin和Out信号与系统时钟CLK同步 Combinational Logic R1R2 CinCout Out In CLK 7 6.1 概述 中等同步(mesochrounous)信号 与系统时钟的频率相同 与系统时钟的相位差未知 D1和ClkA同步，D4与ClkB同步 若D1、D2之间的相位差未知，则D1和D2中等同步 若ClkA与ClkB之间的相位差未知，则

4、ClkA和ClkB中等同步 控制器、可变延迟线构成的中等同步器，可使D1、D3恢复为同步 8 6.1 概述 近似同步(plesiochrounous)信号 与系统时钟的频率名义上相同，实际上略有不同 常发生在采用两个或更多个独立的时钟发生器的电路中 C1和C2的频率不完全相同 利用时钟恢复电路及FIFO来使C3与C4同步，利用FIFO使C5与C1中等同步 C4 C5 9 6.1 概述 异步(asynchrounous)信号 在任何时候随意变化，不服从任何本地时钟 利用握手协议实现自定时 优点：延时等于本地逻辑的延时，不受时钟误差的影响，全模块化设计 缺点：增加电路复杂性及通信开销 接到启动信号

5、I时开始运算，完成运算后产生完成信号DV，表示输出有效并锁 存到下一级寄存器中，下一个逻辑块接到启动信号后开始运算 10 6.2 时钟控制 时钟控制方式 基于传输管/传输门 基于寄存器/锁存器 11 6.2 时钟控制 时钟控制方式1:传输管与传输门 nFET传输管传输管：简单，速度较快，输出有高 电平损失Vmax=VDD-VTn pFET传输管传输管：简单，速度较慢，输出有低 电平损失Vmin=|Vtp| CMOS传输门传输门：速度较快，全轨传输0,VDD ，需 2个FET，结构与连线相对复杂 12 输出单元单元单元输入 数据移动进程： 0101 321 2/T2/T2/T2/T 6.2 时钟

6、控制 基于传输管的钟控逻辑链 13 NOTFET tt反相器的延时传输管的延时每级延时nFET 6.2 时钟控制 钟控移位寄存器链 14 nFETnFETf nFETnFETr t t 94. 2 18 nFET , , 下降时间 上升时间 传输管延时 pFETNOTLH nFETNOTHL t t 2 . 2 2 . 2 CMOS , , 高电平转换时间低电平 低电平转换时间高电平 反相器延时 pFETpFETf pFETpFETr t t 18 94. 2 pFET , , 下降时间 上升时间 传输管延时 6.2 时钟控制 钟控移位寄存器链单元延时 （较小）低）输入高钟控寄存器单元延时（

7、较大）高）输入低钟控寄存器单元延时（ NOTLHnFETf NOTHLnFETr tt tt , , ( 15 6.2 时钟控制 最高时钟频率限制:延迟时间 移位寄存器链 最短时钟半周期 最高时钟频率 钟控组合逻辑链 最短时钟半周期 最高时钟频率 NOTHLnFETr tt T , min 2 )(2 11 ,min max NOTHLnFETr ttT f CLFETr tt T , min 2 )(2 11 ,min max CLFETr ttT f 任意组合逻辑链的延时 16 而随tV dt dV CI in in inleak 移位寄存器单元 1 1V的最小电压反相器识别输入为逻辑 1

8、max | VVVh in tt 维持时间 h tT f 2 11 max min 最低时钟频率 6.2 时钟控制 最低时钟频率限制:电荷泄漏 h t T max 2 最长时钟半周期 17 Mh VVVtf中点电压要 1maxmax , p n Tn p n TpDD M VVV V 1 | pp nn p n LW LW / / 6.2 时钟控制 抑制电荷泄漏途径:降低中点电压 18 6.2 时钟控制 抑制电荷泄漏途径:锁定节点电位 组合逻辑单元 19 D Clk Q D Clk Q ClkClk D D QQ 锁存器 Latch 电平敏感 输入-输出透明 寄存器 Register，flip

9、-flops 边沿触发 输入-输出不透明 时钟处于高电平（低电平）时D=Q时钟处于上升沿（下降沿）时DQ 6.2 时钟控制 时钟控制方式2:锁存器与寄存器 20 6.2 时钟控制 基于寄存器的钟控逻辑链 regpdpdpdpdCLK ttttT ,321 ),max( 21 6.2 时钟控制 基于锁存器的钟控逻辑链 锁存式钟控 逻辑链 等效的寄存式 钟控逻辑链 相当于1个寄存器相当于1个寄存器 BpdCLK ApdCLK tT tT , , 2 1 2 1 BpdApdCLK ttT , 错误！ 22 6.2 时钟控制 用剩时间借用 Q D In CLB_A Q DQD CLK1 L1 L2

10、L1 CLK2CLK1 CLB_B tpd,A tpd,B CLK1 CLK2 TCLK abcde tpd,A a valid b valid tDQ tpd,B c valid d valid tDQ e valid slack passed to next stage a一旦有效，CLB_A即可开始它的运算，不必等到，计算结束的时刻为b有效时刻，不必等到 c一旦有效，CLB_B即可开始它的运算，不必等到，计算结束的时刻为d有效时刻，不必等到 CLKBpdApd Ttt ,CLK T5 . 0用剩时间 CLK T5 . 1时间每个逻辑块的最长运算 23 6.2 时钟控制 实例:寄存器与锁存

11、器时钟控制的比较 负沿触发寄存器时钟控制流水线负沿触发寄存器时钟控制流水线 正锁存器时钟控制流水线正锁存器时钟控制流水线 ns125)( min CLK T ns100)( min CLK T 24 6.2 时钟控制 时钟交叠冒险竞争 号竞争。导通，引起电路产生信的电路可能会同时部分 控制和期且互有重叠，则在重叠均有上升沿和下降沿，、若 时钟交叠时钟交叠 25 波形 时序圆图 消除了冒险竞争 取代 取代 作用 2 1 2/ 0) 21 T tt 脉冲宽度 （互相不交叠 特点 21 、时产生缺点：需从同一信号同 6.2 时钟控制 两相不交叠时钟 26 6.2 时钟控制 两相时钟有限状态机 27波

12、形 时序圆图 6.2 时钟控制 三相不交叠时钟 28 预充电 求值 本身具有时钟控制数据流的功能 6.2 时钟控制 动态多米诺逻辑 29 特点 同时预充电 逐级依次求值 问题 要求时钟半周期 各级的延时之 和 过长的逻辑链会 因电荷泄漏导致 预充电荷的丧失 6.2 时钟控制 动态逻辑链 30 =0：第一级p管导通，对第二级n管进行预充电； 第二级p管截止，输出Q处于Hi-Z态。 =1：第一级n管导通，对D做求值运算（反相）； 第二级n管导通，对第一级的输出作反相运算，输出到Q。 =0：第二级截止，输出Q得以保持； 第一级再次预充电。 6.2 时钟控制 TSPC寄存器 31 不重叠 全轨输出 无

13、延迟 t，对所有0 VVV DD 0, 0 rf tt T f T 1 时钟频率 时钟周期 6.3 时钟误差 理想时钟信号 32 6.3 时钟误差 时钟误差的类型 Clk1 Clk2 tSK tJS 时钟偏差（时钟偏差（Clock Skew） 时钟抖动（时钟抖动（Clock Jitter） 时钟延迟（时钟延迟（Clock Delay） 33 6.3 时钟误差 时钟偏差:定义 定义 集成电路中两点之间时钟翻转在空间上的差别 IC上两点i和j之间的时钟偏差为=ti-tj 不改变时钟周期 类型 正偏差0 负偏差时间波动 电源电压的变化 静态慢变化：不同模块要求的供电电流不一样 动态快变化：瞬态电流引

14、发的电源线的IR压降及电感压降的变化 57 6.4 时钟误差来源 电容耦合 串扰：时钟线与相邻信号线之间的电容耦合 栅电容的变化：栅电容与所加电压有关时钟负载与 锁存器/寄存器的当前状态及下一个状态有关 四种电平变化（00， 01, 10 ,11）引起的CKb的变化 58 6.5 时钟分布技术 设计目标及内容 设计目标 时钟偏差最小 时钟抖动最小 时钟网络功耗最小 设计内容 时钟网络拓扑结构 导线材料的类型 导线和缓冲器的尺寸 上升、下降时间 负载电容的划分 59 时钟接收点按每组4点分组连接组内各点 6.5 时钟分布技术 时钟分组布线(1) 60 以水平线分隔以垂直线分隔 以水平线分组并 连

15、接组内各点 连接相邻组 6.5 时钟分布技术 时钟分组布线(2) 61 H单元H树 时钟发送点 时钟接收点 中点X到H树的任何1个端点A的距离都相等 中点X到H树的任何1个端点A的延时都相等 6.5 时钟分布技术 H树法 62 时钟驱动器树布线对称(H树)应用布线不对称应用 6.5 时钟分布技术 驱动器树(1) 63 时钟驱动器树与互连 线寄生参数的配合 6.5 时钟分布技术 驱动器树(2) 64 目标：在A、B、C等处产生无偏差的时钟信号 方法：运用逻辑努力寻求驱动器尺寸及连线长度的最优化设计 6.5 时钟分布技术 非对称时钟分配电路 65 驱动器链法驱动器链法 单链驱动多点。单链所含驱动器

16、的级数及 级间尺寸比要根据X处的总负载电容而定。 对驱动器强度要求高。 分配树法分配树法 多点分别驱动。对驱动器强度要求低，但 布线复杂，通孔及接触孔多，物理布局需 满足延时均匀要求。 6.5 时钟分布技术 时钟驱动方法 66 6.5 时钟分布技术 RC匹配分布实例 IBM微处理器 将芯片划分为10个负 载均衡的部分（瓦片） 全局时钟驱动器将时 钟分布到10个瓦片驱 动器上 用瓦片内的RC匹配 驱动器树将时钟分配 到每个瓦片内的580 个子驱动器上 依次类推 67 6.5 时钟分布技术 时钟延时分布实例 时钟延时（时钟延时（Z）随空间（）随空间（X,Y）的分布）的分布 负载不均衡负载基本均衡

17、68 Driver Driver Driver Driver GCLK GCLK GCLK GCLK 6.5 时钟分布技术 网格法 特点 将时钟分布到每个格 点上 处处有时钟接入点 适合时钟网络的最后 一级 优点 允许在设计后期改动 无需进行RC匹配 缺点 冗余互连线较多 互连功耗较大 电容较大 69 6.5 时钟分布技术 层次化时钟设计 Alpha 21264处理器采用了两个层次 的时钟网格 优点 设计灵活性大，全局时钟和局部时钟各自设计 有利于采用门控选通时钟来降低功耗 缺点 减少时钟偏差不容易 可利用时序验证工具来解决 70 6.5 时钟分布技术 实例:Alpha 21064微处理器 时

18、钟频率200MHz 0.75um工艺 单层时钟驱动器结构 时钟驱动为5级缓冲的 二进制树结构 时钟的总负载为3.25nF 71 6.5 时钟分布技术 实例:Alpha 21164微处理器(1) 芯片特性 时钟频率300MHz 0.5umCMOS工艺 芯片面积16.5x18.1mm 930万个晶体管 时钟特性 时钟总负载3.75nF 时钟功耗20W（芯片总功耗的40 ） 双层驱动器结构（1层居中，2层 分列左右）pre-driver final drivers trise = 0.35ns tskew = 150ps tcycle= 3.3ns 时钟驱动器位置 时钟波形 72 6.5 时钟分布技

19、术 实例:Alpha 21164微处理器(2) Clock Drivers 芯片的显微照片 降低时钟偏差影响的对策 时钟布线方向与数据流方向相 反 采用电平灵敏传输门锁存器的 标准单元 本地时钟缓冲器的尺寸优化， 以使其时钟偏差最小 相邻锁存器之间至少插入1个缓 冲门，以减少延时 73 6.5 时钟分布技术 实例:Alpha 21164微处理器(3) 时钟延时的空间分布 左右驱动其输出 处的时钟偏差为0 绝对时钟偏差的 最大值90ps 关键指令和执行 单元的时钟均在 65ps内到达 74 6.5 时钟分布技术 实例:Alpha 21164微处理器(4) 在间距较宽的连线之 间，插入虚设的多边型

20、 填充材料CMP刻蚀 均匀改善层间介质厚 度的均匀性改善互连 分布电容的均匀性减 少时钟误差 75 6.5 时钟分布技术 实例:Alpha 21264微处理器(1) 芯片特性 时钟频率600MHz 0.35umCMOS工艺 时钟特性 层次化网格时钟驱动 窗格化时钟分布 有利于缩短驱动器到负载的 距离 四边驱动，可减少制造偏差 造成的影响 分布均匀，有利于电源供电 和散热 trise = 0.35nstskew = 50ps tcycle= 1.67ns PLL 窗格结构的时钟分布 时钟波形 76 时钟偏差在芯片上的分布 ps 5 10 15 20 25 30 35 40 45 50 ps 30

21、0 305 310 315 320 325 330 335 340 345 上升时间在芯片上的分布 6.5 时钟分布技术 实例:Alpha 21264微处理器(2) 77 6.5 时钟分布技术 设计规则 采用H树法和网格法均可减少时钟偏差，前者的缺点是需进行全 路径的RC匹配，后者的缺点是会增加电容负载和功耗 采用差分寄存器可避免时钟因受负载数据变化而产生抖动 采用门选通时钟电路可节省功耗，但会引起功耗不均匀导致的时 钟误差 如果数据沿一个方向流动，使其流动方向与时钟线走向相反，可 消除时钟偏差引起的竞争，但会使芯片性能降低 将电源线或地线放到时钟线旁边，可减少时钟线与相邻信号线之 间的串扰

22、利用虚设填料可以改善层间介质层厚度的不均匀性，从而减少时 钟偏差 采用电源去耦电容可改善电源电压不稳引起的时钟抖动，但大的 去耦电容在片内难以制作 78 产生所需的时钟波形施加可控的信号延时 提升时钟信号 的驱动强度 与外部时钟作相 位比较 相位差 产生延迟线 控制电压 被调整至正确相位的 时钟信号 6.6 时钟产生 基本原理 79 时钟稳定时钟稳定：用PLL检测输入和输出时钟信号，若发现二者有相位差，则对其相位 进行调整，最终产生所需相位的时钟信号 时钟恢复时钟恢复：用PLL检测输入和参考时钟信号，若发现二者有相位差，则对输入时 钟信号的相位进行调整，最终产生与参考信号准确同步的时钟信号 6

23、.6 时钟产生 PLL的作用 80 6.6 时钟产生 PLL的构成 Digital System Divider Crystal Oscillator PLL Chip 1 Digital System PLL Chip 2 fsystem = N x fcrystal fcrystal, B频率，则UP平均脉冲数DN平均脉冲数，脉冲差正比于频率差 若A频率B频率，则UP平均脉冲数键盘被敲击的频率 问题2：采样信号正好在时钟高低电平之间 对策：需判断一个异步信号是高电平还是低电平（执行这一功能的电路称为同步器） 问题3：同步器完成判断需要时间，这可能导致出错（称为同步失效） 对策：加长做出决定

24、前的等待时间，以减少出错概率（exp(等待时间） Asynchronous system Synchronous system Synchronization fCLK fin 109 6.8 同步器 CMOS锁存器作为同步器 CLK=0时，Q=D CLK=1时，更新D 即使CLK与D不同步，而且中间过渡状态可能不确定，但Q最终仍 然能够得到一个正确的D值 CLK int I2 I1 DQ CLK 110 6.8 同步器 锁存器电压随时间的变化 非稳态 稳态 非稳态稳态 达到最终稳态的极性取决于最初 亚稳态的位置 达到最终稳态所需的时间取决于 晶体管的尺寸及寄生电容的大 小 2.0 1.0 0

25、.0 0100200300 V out time ps 111 6.8 同步器 锁存器非稳态分析:瞬态响应 的变化规律为节点的电压随时间时刻关断，则锁存器某假定采样时钟在tt0 / )0()( t MSMS eVvVtv 最终稳态电压初始节点电压 锁存器时间常数 内，即仍然处于不确定区间之后，假定等待一段时间,)( IHIL VVtvT IHIL VTvV)( / )()0()( T MSIHMS T ILMSMS eVVVveVVV 二者成负指数关系 ，出错概率围引起出错的输入电压范可见，等待时间T 112 6.8 同步器 锁存器非稳态分析:出错概率 若Vin为周期波形，平均周期 为Tsig

26、nal，且上升和下降时间 相同均为tr，上升和下降均为 线性，则 sync signal r swing T ILIH T init sync init sync signal r swing ILIH init N TT t V eVV T eP TN T T P N T t V VV Pv 1 MTF )( )( )0( )0( / 平均失效时间 时的出错概率出前等待一段时间采用同步器且在观察输 率不采用同步器的出错概 处在不确定区间的概率 signal r TT T t 与信号周期与采样周期 系统时间常数 等待时间 上升时间 取决于 113 6.8 同步器 锁存器非稳态分析:数值例子 时

27、钟频率f=200MHz采样周期T=5ns 等待时间T= T5ns，信号周期Tsignal=50ns 信号上升时间tr=0.5ns，系统时间常数=150ps 电压摆幅VH-VL=2.5V VIH-VIL0.5V 出错概率1.38x10-9个错误/秒 平均失效时间MTF（T）=7x108s(23年） 若不等待，MTF（0）=2.5s 114 6.8 同步器 同步-异步接口的设计考虑 根据产品应用需求确定允许的最小失效时间MTF 按可能出现的最长的系统时间常数来设计MTF 通过增加T值可减少MTF 通过串联一定数量的同步器来增加T（当TT时） 等待时间的增加会减慢系统的速度 115 6.8 同步器

28、判断器:作用 判断器的作用 决定两个事件中哪一个先发生 如多个处理器访问同一个资源，或者共用一个大的存储器等 同步器是判断器的一个特例 判断一个信号翻转发生在时钟之前还是时钟之后 输入连至时钟的判断器 116 Req1 Req2 Req1 Req2 Ack1 Ack2 Arbiter Ack1 Ack2 (a) Schematic symbol (b) Implementation A B Req1 Req2 A B Ack1 t (c) Timing diagram VT gap metastable 6.8 同步器 判断器:实现 逻辑符号 电路实现 时序图 有一段时间不确定、触发器进入亚稳

29、态， 均为 ：之一变为 、 ：均为 BA q、q AckA q、q AckAckA、B q、q :12Re1Re 11011Req 12Re1Re 0211 02Re1Re 117 6.9 新进展 光时钟分布 光时钟分配电时钟分配 优点 延时很小，且偏差几乎为零，对温度不敏感 时钟边沿在经过很长距离后不会变差 无电磁干扰 缺点 光学接收器及用于分配的光波导设计难度大 制作工艺难度大，成品率低 采用光信号作为系统时钟控制信号 118 6.10 结论 同步设计简单，速度快，但存在高速全局时钟分布问题，目前尚难解决 自定时无时钟分配问题，但要设计一个对竞争、活锁和死锁都比较稳定可靠 的单元网络并不容

30、易 全局异步、局部同步是可能的解决方案 119 END 第17章 时钟与时序 120 号竞争。导通，引起电路产生信的电路可能会同时部分 控制和期且互有重叠，则在重叠均有上升沿和下降沿，、若 时钟交叠时钟交叠 6.1 概述 时钟交叠 121 频率相同、相位不 同的时钟信号 不同逻辑模块采用不同相位的时钟信号 不同步的模块之间的通信利用接口电路来实现 6.5 时钟的产生和分配 非同步系统时钟 122 系统时钟处理器时钟 6.5 时钟的产生和分配 非同频系统时钟 123 6.6 系统设计考虑 算术逻辑单元(ALU) 对两个n位的输入A、B施加算术逻辑运算，得到n位的结果C 124 用一位的逻辑电路（

31、位 片）的重复使用来实现 多位的运算 第p位位片的内部结构 6.6 系统设计考虑 位片式设计:结构 125 优点 可复用：将位片作为标准单元，1位设计多位设计 布线容易：位片内布线简单，位片间布线规则 缺点 对某些电路（如可同时处理多个输入的电路）不一定 是最优方案 尺寸与形状固定，布局缺乏灵活性 6.6 系统设计考虑 位片式设计:特点 126 CPU与主存之间的延迟显著 CPU与主存之间的空间距离和电气距离往往较远 系统板级时钟CPU时钟 6.6 系统设计考虑 Cathe存储器(1) 127 缓存Cathe 作用：加速CPU与主存之间的读写速度 位置：CPU内的本地读/写存储器 构成：小容量

32、，高速，SRAM 类型： I-Cathe：指令缓存，指令来自存放程序代码的主存 D-Cathe：数据缓存，存放欲传送到主存的操作数 6.6 系统设计考虑 Cathe存储器(2) 128 采用多条流水线来提高数据及数据处理速度 采用指令缓存来加快数据流及指令流从主存储器的 导出或导入 6.6 系统设计考虑 双发射超标量计算机 129 串行 脉冲系统，数据按时钟周期顺序流动 速度较慢，取决于时钟频率及电路延时 并行 多个单元同时操作 速度较快，取决于体系结构 6.6 系统设计考虑 信号处理方式(1) 130 处理器单元 决定信号流向 并行处理网络中并行处理网络中 的规则排布的规则排布 6.6 系统设计考虑 信号处理方式(2) 131 6.2 时钟控制 时钟控制元件:D触发器 上升沿有效之上升沿有效之D触发器 时钟处于上升沿时，DQ D触发器有延迟时间tff 速度较块、占用面积较小 132 6.2 时