Layout(集成电路版图)注意事项及技巧总结

1、Layout 主要工作注意事项画之前的准备工作 与电路设计者的沟通Layout 的金属线尤其是电源线、地线保护环 衬底噪声 管子的匹配精度一、layout 之前的准备工作1、先估算芯片面积 先分别计算各个电路模块的面积， 然后再加上模块之间走线以及端口引出等的面积， 即 得到芯片总的面积。2、Top-Down 设计流程先根据电路规模对版图进行整体布局， 整体布局包括： 主要单元的大小形状以及位置安 排；电源和地线的布局； 输入输出引脚的放置等； 统计整个芯片的引脚个数，包括测试点也 要确定好，严格确定每个模块的引脚属性，位置。3、模块的方向应该与信号的流向一致 每个模块一定按照确定好的引脚位置

2、引出之间的连线4、保证主信号通道简单流畅，连线尽量短，少拐弯等。5、不同模块的电源，地线分开，以防干扰，电源线的寄生电阻尽可能较小，避免各模块的 电源电压不一致。6、尽可能把电容电阻和大管子放在侧旁，利于提高电路的抗干扰能力。二、与 电路设计者的沟通 搞清楚电路的结构和工作原理明确电路设计中对版图有特殊要求的地方 包含内容：（ 1）确保金属线的宽度和引线孔的数目能够满足要求（各通路在典型情况和最坏情况的大小）尤其是电源线盒地线。（2）差分对管，有源负载，电流镜，电容阵列等要求匹配良好的子模块。（3）电路中 MOS 管，电阻电容对精度的要求。（4）易受干扰的电压传输线，高频信号传输线。三、lay

3、out 的金属线尤其是电源线，地线1、根据电路在最坏情况下的电流值来确定金属线的宽度以及接触孔的排列方式和数目，以 避免电迁移。电迁移效应：是指当传输电流过大时，电子碰撞金属原子，导致原子移位而使金属断线。 在接触孔周围，电流比较集中，电迁移更容易产生。2、避免天线效应长金属 （面积较大的金属）在刻蚀的时候，会吸引大量的电荷，这时如果该金属与管子栅相 连，可能会在栅极形成高压，影响栅养化层质量，降低电路的可靠性和寿命。解决方案：（ 1）插一个金属跳线来消除 （在低层金属上的天线效应可以通过在顶层金属层插 入短的跳线来消除） 。（2）把低层金属导线连接到扩散区来避免损害。3、芯片金属线存在寄生电

4、阻和寄生电容效应 寄生电阻会使电压产生漂移，导致额外的噪声的产生寄生电容耦合会使信号之间互相干扰关于寄生电阻：（1）镜像电流镜内部的晶体管在版图上放在一起，然后通过连线引到各个需要供电的版图。（2）加粗金属线 （3）存在对称关系的信号的连线也应该保持对称，使得信号线的寄生电阻保持相等。 关于寄生电容：（ 1） 避免时钟线和信号线的重叠（ 2） 两条信号线应避免长距离平行，信号线之间交叉对彼此的影响比二者平行要小（ 3） 输入信号线和输出信号线应该避免交叉（ 4） 对于易受干扰的信号线，在两侧加地线保护（ 5） 模拟电路的数字部分需要严格的隔离开四、保护环1、避免闩锁效应最常见的 latch u

5、p 诱因是电源， 地的瞬态脉冲。 这种瞬态脉冲可能产生原因是瞬态电源中断等。它可能会使引脚电位高于VDD或低于VSS，容易发生latch-up，因此，对于电路中有连接到电源和地的 MOS 管，周围需要加保护环。2、容易发生 latch-up 的地方：任何不与 power, supply, substrate 相连的引脚都有可能，所以精度要求高时，要查看是否有引脚引线既不连power，supply，也不连substrate，凡是和这样的引线相连的源区，漏区都要接保护环。3、保护环要起到有效的作用就应该使保护环宽度较宽，电阻较低而且用深扩散材料。4、 N管的周围应该加吸引少子电子的N型保护环（n-

6、sub）, n-sub连接vddP管的周围应该加吸收少子空穴的P型保护环（p-sub），p-sub连接vss双环对少子的吸收效果比单环好五、衬底噪声1、衬底噪声产生原因源漏衬底 pn 结正向导通，或者电源连接节点引入的串扰，使得衬底电位会产生抖动偏差。2、解决方法：（1）对于轻掺杂的衬底要用保护环把敏感电路包围起来（2） 把 gnd 和衬底在片内连在一起，然后由一条线连到片外的全局地线使得gnd 和衬底的 跳动一致，也可以消除衬底噪声。（3） 场屏蔽作用：每个 block 外围一层金属，使每单元模块同电势而且模块之间不相互影 响。3、衬底可靠电位的连接（1）尽量把衬底与电源的接触孔的位置和该位

7、置管子的衬底注入极的距离缩小，距离越近 越好，因为这种距离的大小衬底电位偏差影响非常大。（2）把衬底接触孔的位置增多，尽量多打孔，保证衬底与电源的接触电阻较小。六、管子的匹配精度1、电流成比例的 MOS 管，应使电流方向一致，版图中晶体管方向相同。2、配置 dummy 器件，使版图周围环境一致，结构更加对称。3、在处理匹配性要求高的对管时，采用交叉对称的结构比较好。4、MOS 管的匹配主要有四方面影响因素栅面积：匹配度与有源区面积（ s=w*l ）成反比关系 栅氧化层厚度：一般栅氧化层的管子匹配度较高沟道长度调制：管子的不匹配与 Vgs 的不匹配成正比与沟道长度成反比。方向： 沿晶体管不同轴向

8、制作的管子的迁移率不同， 这就影响管子跨导的匹配度， 把需要匹配的管子放在一个 cell 中，避免因旋转 cell 而产生方向不一致。5、dummy 器件的详细描述 如果周边环境不同，会使工艺中的刻蚀率不同。比如，线宽大，刻蚀率大，刻蚀的快慢 会影响电阻等电学参数。 例子： 尺寸较大的管子被拆成小管子并联时， 要在两端的小管子的 栅旁加上 dummy gate ，这样可以保证比较精确的电流匹配， 而且这种 dummy gate 的宽度可 以比实际的栅宽小， 各个小管子的 gate 最好用 metal 联起来， 如果用 poly 连会引起刻蚀率 的偏差。6、主要单元电路的匹配 差分对管位置和连线

9、长短都要对称，能合为一条线的连线就要合。差分对主要使 Vgs 匹配，而电流镜主要使 ID 匹配。7、MOS 管匹配的几点主要事项：（ 1） 接触孔， metal 走线不要放在有源区内，如果 metal 一定要跨过有源区的话应加 入 dummy 走线。（ 2） 最好把匹配管放在远离深扩散边缘的地方，至少两倍结深， N-well 属深扩散， pmos 要放在阱内距阱边较远处。（ 3） 尽量使用 nmos 管来做匹配管，因为 nmos 管比 pmos 管更易达到匹配。 （ 4） 为避免由梯度引起的 mismatch ，采用 common-centroid layout 同心结构，且尽 量紧密，差分对

10、采用 cross-coupled pairs （交叉耦合）结构。（ 5） 匹配器件要远离功率器件摆放，功率大于 50mw 就属于功率器件。8、大功率供电的版图及宽长比较大的器件的版图（ 1） w 较大的管子应折成小单元并联，原则是每个单元的电阻应小于所有单元连接 起来的总和。（ 2） 如果折成的单元数过多，应分两排摆放。（ 3） 大功率供电一般出现在有大电流的地方，避免电迁移。9、电源线，地线，信号线的布线响。2）3）4）声。（ 1） 不同电路的电源线和地线之间会有一些噪声影响。 模拟电路和数字电路的电源 和地，还有一些敏感电路的电源线和地线都需要把它们保护起来，保证它们不相互影模拟电路和数字

11、电路的 gnd 要分开。 电源线，地线上尽量多打孔，以保证 Nwell 的良好接触和 p 型衬底良好接地。 信号线的布线： 如果两条信号线的走向平行，平行线间的寄生电容会把两个信号耦合，产生噪两临近信号线上的信号相互影响成为串扰，较少 crosstalk 方法：采用差分结构把 crosstalk 化为公模扰动。对敏感信号进行保护：把敏感信号屏蔽起来 将敏感电路部分与易产生噪声的地方间距增大。Cadence 快捷键Ctrl+A ：全选Shift+B :升到上一级试图B :去某一级Ctrl+C :中断某个指令，一般用 ESCS h ift+C :裁切；首先调用命令，选中要裁切的图形，后画矩形裁 切

12、Ctrl+D :取消选择Shift+E和E:是控制用户预设的一些选项Ctrl+F :显示上层等级HierarchyShift+F:显示所有等级Ctrl+G: Zoom to GridG:开关引力吸附到某些节点I :插入Shift+K :清除标尺K :标尺L :标签工具M :移动工具Shift+M :合并工具Ctrl+N，Shift+N，N:控制线走向的Ctrl+N :先横后竖Shift+N :直角正交N :斜45 +正交Shift+O ：旋转工具O:插入接触孔P:画金属线Q:打开设置属性对话框Ctrl+R :重画R:矩形工具Ctrl+S:添加拐点，值的path线打弯Shift+S: searc

13、h 查找Shift+T : Hierachy TreeT:层切换U :撤销V :关联，将一个图像关联到另一个图形Ctrl+W :关闭窗口W:前一试图Ctrl+X :适合编辑Shift+X :下降一等级X :在Hierarchy菜单中Y:区域复制，可以复制一部分cellShift+Y :粘贴Ctrl+Z :放大Shift+Z :缩小四版图技巧1对敏感线的处理 对敏感线来说，至少要做到的是在它的走线过程中尽量没有其他走线和它交叉。因为走 线上的信号必然会带来噪声，交错纠缠的走线会影响敏感线的信号。对于要求比较高的敏感线，则需要做屏蔽。具体的方法是，在它的上下左右都连金属 线，这些线接地。比如我用

14、M3 做敏感线，则上下用 M2 和 M4 重叠一层，左右用 M3 走， 这些线均接地。等于把它像电缆一样包起来。2匹配问题的解决电路中如果需要匹配，则要考虑对称性问题。比如1： 8的匹配，则可以做成 3X 3的矩阵，“1”的放在正中间， “8”的放在四周。这样就是中心对称。如果是 2： 5 的匹配，则可 以安排成 AABABAA 的矩阵。需要匹配和对称的电路器件，摆放方向必须一致。周围环境尽量一致。3噪声问题的处理 噪声问题处理的最常用方法是在器件周围加保护环。Nmos管子做在衬底上 因此周围的guardring是Pdiff,在版图上是一层 PPLUS,上面加一 层 DIFF ，用 CONTA

15、CT 连 M1 。 Pdiff 接低电位。Pmos管子做在NWELL里面 因此周围的GUARDING 是Ndiff，在版图上先一层 NPLUS， 上面加一层 DIFF，用CONTACT连M1。Ndiff接高电位。在一个模块周围为了和其他模块隔离加的保护环，用一圈NWELL，里面加NDIFF，接高电位。电阻看类型而定，做在 P 衬底上的周围接 PDIFF 型 guarding 接地；做在 NWELL 里面的 则周围接 NDIFF 型 guarding 接高电位。各种器件，包括管子，电容，电感，电阻都要接体电位。如果不是RF型的MOS管，则一般尽量一排 N管一排P管排列，每排或者一堆靠近的同类 型

16、管子做一圈GUARDING，在P管和N管之间有走线不方便打孔的可以空出来不打。4版图对称性 当电路需要对称的时候，需要从走线复杂度，面积等方面综合考虑。 常见的对称实现方式：一般的，画好一半，折到另一半去，复制实现两边的对称。 如果对称性要求高的，可以用质心对称的方式，把管子拆分成两个，四个甚至更多。 如把一个管子拆成两个 可以 ABBA的方式如果有四个管子，可以各拆成三个，用 ABCDABCDABCD 的方式五布局布线布局布线是一个全局问题。 在画较大的电路时候是很重要的。 首先确定各模块的位置， 在确 定位置的时候需要考虑的问题主要有： 各输入输出之间的连线最短， 最方便； 各模块接出去

17、连 PAD 的各端口方便；高频线距离尽量短；输入输出之间相隔比较远等。这些问题需要在 着手画各模块之前先有个安排。在画好各模块后摆放时会做调整，但大局不变。连线一般的规则是单数层金属和双数层金属垂直，比如一三五层连水平；二四六层连垂直。 但这样的主要目的是各层能方便走线， 排得密集。 所以也不是死规则， 在布线较稀疏的情况 下可以做适量变通。在布线时最重要的问题是考虑电路的各支路电流问题。 首先要明确各支路电路的峰值， 这样 就能确定金属线的最小宽度。确保整条支路不会被电流过大而烧断。当然连线也不能太宽， 这样的话电容会大。电路中如果画到电流源可以离得较远， 因为电流源理想的时候电阻无穷大，

18、这就意味着电流 源连出来的线可以长一些，因为不需考虑连线太长电阻太大的问题。六版图流程整体布局一一各模块布局一一模块布线一一各模块通过DRC, LVS 整体布线一一整体通过DRC,LVS，通过天线效应 DRC提取后仿参数DRC :在线的有DIVA只需把.rul文件放在相应目录下直接在线跑Dracula:非在线LVS :也有 DIVAQRACULA 等。本次使用 calibre进行Ivs。具体流程如下：1 版图生成 GDS 文件。在 icfb 窗口的“ fi le ”中选“ export ”的“ stream”2.生成 netlist。在 ADS 中的tool”里 export 网表3 用 LV

19、S 文件，修改其中对应的 layyout 和 netlist 文件名称。 把以上三个文件放在同一目录下。EDA 中在该目录下跑 CALIBRE命令：calibre （空格）Ivs （空格）做Ivs的文件名在生成的 lvs.rep 中找错误。注意: layout 中， gnd 和 vdd 作为 pin 。 Pin 只用 .txt 对应的 metal 标识。在跑好 LVS 后，要在版图上对应的地方找到可能的错误，需要以下步骤:在 icfb 窗口： load /calivre.skl ”Calibre Setup Socket 在 lvs 路径 caliber rve svdb&在【svdb】 窗口

20、 setup layout viewer七. ELLA 的心得1 关于电路的问题画模拟版图首先要注意的是线宽问题。每条支路上的电流是多少要问清电路设计者。 对于比较大电流的支路，线宽一定要满足电流，但也不能太宽，否则寄生电容肯定会大。可以采用几条金属线上下重叠并联的方式，这样的话宽度小了电流又能满足。画版图的时候也不能一味埋头苦画，远抱着质疑的态度。比如判断设计者给出的电流 是否正确可信，给出的结构和器件尺寸是否合理等。这就需要对电路知识有很好的了解， 懂电路来画版图才有意思。2.关于ESD的问题一般的工艺模型里可能会提供ESD模型。但是本次流片并没有。ESD需要自己画。参考文件中给出 ESD

21、的设计规则，有些是 DRC做不出来的，需要自己注意。ESD需要在输入输出口，电源和地之间，不同的电源之间等都做，而且结构不同。謡翥Is叢嫖=極矍乐爺！r!iES /:*w 主YM 疋、 5毀 .n -s-M- n JF:、.- vvti M -v-Ml*i= :二-*- $纹上xv竺 -rw- *64!-、5-& zm e n .IV -rt*T t b!& & 却抚Frrtftcr 255*赃 ZFrM .J;J G e fy - T;c灣 7 xoww-i -ft el:T? .s. ir.Kvr 贺乞匸总 ylili ? ；: .工张锹瞥 5令T I -.:$ ar .、 i 4 I J

22、 V V A I 9 iw l_v isciis&lflrclF j=Misn s VW envri*s sMTMWsra A p SAVSSS 一 X-A 255划 rt4p x2aMuri 一sm s-w =事基屍一 5 Ev-dcsnM-H sX於Xi 5CSSSS- 益“点 ML0AXKVM=tfH DSM =g 菠s!l!MCSSQSWB X处！l 字*-* SSS3S - 目=越憚空3S siiwsd*冒空7空 aGUA X 0 asls ssus$ 驾 f J = si SSASi vAd m e wsss-7 WHO r豉4w X/.- e rKSSCA-5 js *XKOSs

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24、MOS管的源漏接地，栅接电源；PMOS管的源漏接电源，栅接地。本次电路中滤波电容采用mm模型，管子做成10um x 10um ,四周围相应的GUARDRING。4.关于天线效应第一层金属在接栅时候如果面积很大就会收集离子使得电位升高而击穿栅氧层。此时 应该将第一层金属断开，往上连接，最好连到最高层。如果需要走第一层就再连回来。5.关于电源线和地线问题电源线和地线一般在 60um左右。但是线宽超出 20um工艺上有问题因此需要打孔。本 次电路的处理方式是没有打孔，将线接成三根 20um的从pad引出来，布线时，按照Vdd gnd vdd gnd vdd gnd 这样间隔的布线。整个版图的电源和地线呈网格状，这样压降小，稳定。6 学会看参考文件总的文件是guideline里面有一些规定。不像 DRC那样必须遵守。这次没有仔细看。关于DRC丄VS,LPE等的相关文件在给出的文件里都有。DESIGN RULE等文件需要在画之前先有了解。在画之前应该把这些信息过目一遍，心中有数。至少知道什么信息在什么地方。7.本次流片所画版图:IIL4.XwrVwWZW、VXV；